JPS6284344A - 対等バツクアツプ制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロコンピュータを用いた制御装置のバ
ックアップ手段の一方式に係り、特に従来の時期方式で
親子（バックアップ用を子）関係の方式を対等に相互に
バックアップする方式に改善することにより、起動停止
切換え弁の手段を簡素化した対等バックアップ制御シス
テムに関する。

〔発明の背景〕

本案は、通常バックアップ手段のバックアップ機器の時
期方式に系るもので、従来の時期系の方式としては、 （Ａ）　マスターとなるべき機器を優先的にスタートさ
せるための回路要。

（Ｂ）　　優先スタート回路は手動操作だけでは不可能
（操作電源の０Ｎ−ＯＦＦが任意時間数）のため自動回
路として複雑化している。

（Ｃ）　　マスター故障時に制御を連続的に行わせるた
めに第３者の診断機器の結果ではおそすぎる。従って、
自己診断しその結果をスレーブ側（バックアップ用の時
期している機器）に渡すが、その渡された信号処理に時
間を要さないよう特別の処置を施していた。

（Ｄ）　　故障切換時の連続性を保つため、マスタース
レーブ共−個の周期信号で作動させている例が多く、こ
の場合この周期信号発生回路のバックアップに技術的困
難性を伴っている。

しかも回路を複雑化しているだけでなく、周期信号を独
立にマスタースレーブに伝達することは、外部雑音の影
響を受けやすい。

（Ｅ）　　以上（Ａ）〜（Ｄ）項により、耐震回路の複
雑化が信頼性の低下要因となると共に原価ｕｐの要因の
ひとつとなっている。

などの欠点をもっている。

〔発明の目的〕

本発明の目的は、マスタースレーブ関係にある２つの制
御装置を回路のフリップフロップに等価させ、相手の異
常信号をタスキ状に作用させ、それを保持させ、その保
持信号のもとにマスクとして作動させる一方保持しない
側をスレーブとして位置付け、イニシャルスタート時も
簡素な手段で模擬の異常信号を発生させ、それを保持さ
せることにより優先スタートをさせる手段を用い付属回
路を必要としない対等バックアップ制御システムを提供
することにある。

〔発明の概要〕

従来回路であるフリップフロップは、まづ操作電源を投
入するとともらか一方（その時の状態による）に状態を
継続的に保持する。従って、操作電源投入時に必ず一方
向に状態を保持する回路を付加すれば必ずその方向で優
先度が得られる。また、相互にタスキかけし帰還をかけ
ているが、それに相当する信号源として２つの制御装置
の異常信号を当てはめれば本案の基本的構成は全て完成
する。従って極めて基本的な手法で本案は成立する。

〔発明の実施例〕

以下、本発明の実施例について説明する。

第１図に本案の一実施例を示す。図中Ｍ１はマンマシン
部Ｃ，Ｃ，は制御装置、ＯＲ，ＯＲ２は理論和回路、Ｉ
Ｓｔ、はイニシャルスタート信号発生回路、Ｐは被制御
装置である。Ｍ工φＣ，０ＲＣ２との信号はＳ、ａ１０
Ｒ８，、，２でｃ、（Ｃ２）φＯＲ，どの信号はｓｃ、
（ｓｃ、）ｃ１φＣ２通信信号ハ５Ｄ１（Ｃ１→Ｃ２）
ＳＤ２（ｃ、→Ｃ１）でタスキかけ信号としての異常信
号はＥｌ（Ｃ，）Ｅ。

（Ｃ２）であり、この例えはＥ２のモギ異常信号Ｓｓ、
をＥ２　とＯＲ０で理論和している。このような構成に
おいてＣ１Ｃ，は、回路のフリップフロップの１要素と
なり、異常信号Ｅ１Ｅ、　を各々のＣ１Ｃ，にて保持し
この信号をもとにＣ工Ｃ２が作動することをねらってい
る。各部の具体的ブロック図として、第２図にＭ工を示
す。図中ＣＰ　Ｕ、Ｉ、はマイクロコンピュータで構成
された例で、ＣＰＵ　ＢｕｓとしてＢＵＳｌにメモリＭ
Ｅよ。

Ｃ１Ｃ，との信号送受用インタフェイスＣＥ、。

マンマシンの中心となるＣＲＴ□のインタフェイスＣＦ
□異常処理用インタフェイスＣＥ２とこれらに電源を供
給する電源部ｖ８□並びに操作にＥ　ｙ＋異常信号保持
警報回路ＡＮ１とから構成される。

その動作は、ソウトウエアにて決定されるが、何れも制
御装置性格により各種の機能をもたせている０図中ｅ１
は電源の異常出力信号でＣＥ２でこれを受けＣＰＵの異
常、各種ＣＥの異常ＣＲＴ等の機器の異常、メモリの異
常等を０ＲＶＡＮ、で警報を発しオペレータへ伝達する
。第３−図は、制御装置の構成と被制御部へ信号を送受
するに際しこれをＯＲする第１図中のＯＲ，部を示す。

図中制御装置は、マンマシン部同様マイクロコンピユー
、ｌを適用した例で、ＣＰ　Ｕ、１　はマイクロコンピ
ュータでＢＵＳ、はＣＰ　Ｕ、、の信号バスである。

ＣＥ、は異常処理インタフェイスで、操作電源の異常信
号ｅ１ＣＰＵとしての異常信号（メモリ、ＢＵＳ、ＧＥ
、除し各種ＣＥ　　Ｐｉｌｏｙｏ等）を受付けてＥｌと
してＣ２へ渡すと共にＣ２の同様異常信号Ｅ２を受付け
これをメモリＭＥ２へ格納し、ＭＥ、内で保持し、それ
をもとに被制御部Ｐとの演算制御をつかさどらせる。Ｐ
ｉ１０ｙｏ〜ｎはＰとのインタフェイスで通常ディジタ
ル入出力アナログ入出力、パルス入出力等の種類がある
。

以上が、主要部の構成であり、その動作を第１図、第４
図、第５図を用いて説明する。

■、第５図工の領域。

電源が投入されると第１図中のＩＳｔからＳＦ３が発せ
られＣ１が選択される。これを具体的に４回で示すトフ
ローシートの２に相当する。すなわち第５図中の（Ａ）
で電源がＯＮすると、通常第４図中の１はＣ１Ｃ２共同
時に印加されるが、Ｃ２のみＯＮプレイにより第５図（
Ｋ）の如＜１．のおくれをもって操作電源が印加される
。従って、Ｃ４は第４図中のイニャライズ（第５図（Ｃ
））を添え、第４図４Ｇ。

でモギ的なＥ２を受付（第５図（Ｄ））５で判定の結果
Ｃ２異常の如くに見なされる。従って以後はＣ１にて必
要としている各種の演算制御処理（マンマシンとの通信
も含む）を行い９で各種のＣＥメモリ等の異常状態フラ
グを読出し１０で判定を行い正常であれば、１１でＰへ
の入出力信号を発すると共に１３６１で０２へ入出力信
号並びにＣＰ　　ＵＣ□での演算情報処理信号（カウン
タ、タイマ等の信号）をＳＤよとして選出する。また１
４で停止すべきかどうかの指令（オペレータがインプッ
トする）を読出し１５で判定を行い継続の場合は４Ｇ、
へもどる。

４Ｇ、はＥ２を必ず記憶しているのに、１図Ｅ２を０２
が発すればＣ工がＥｌを発せない限りこの状態を継続す
る。一方Ｃ２は第５図に示す通りｔ１後にインシャライ
ズ（第５図（Ｌ））を行いスタートをするが、Ｃ１がす
でに正常に作動しているためＥｌを受付けることはない
。

従って第４図中の４Ｃ工はＥオの保持を行わず。

５の判定では７のＳＤ通通信へ作動を変え、ＳＤ、の受
信とＥｌの受付とＰへの入出力信号処理のクリヤ動作を
くり返し時期状態を継続する。

ｎ、ｃｉが異常の場合。

Ｃ１が異常の場合は第４図中のＣ１側１０で１２側へ機
能が切炭わりＥ工を発する（第５図（Ｆ））これを受け
て、Ｃ２側では即座にこれを保持しく第５図（Ｍ））そ
の結果のもとで。

その周期の演算制御を初めからやり直しその結果をＰへ
送受すると共に、Ｃ□〜ＳＤ、とじて信号を発する。Ｃ
１は修復（第５図（１））後、今度はＳＤ、を受信し先
の０２同様待期状態を継続する。

■、Ｃ，異常の場合。

Ｃ１異常と全く同様にＣ２からＣエヘ切換わり動作を行
い以後Ｃ２修復後Ｃ２が時期状態で継続する。

ＩＶ、Ｃ１Ｃ２同時異常の場合。

システムとして全て停止となる。

■、電源が途中でＯＦＦの場合。

人間がｃ、ＯＲＣ２の電源を０ＦＦ−）ＯＮＬ。

た場合或は一度に電源が瞬停に出合った場合は、Ｉ〜■
の何れかの状態で、■の動作手順で作動する。但し、人
間がＯＦＦ→ＯＮした場合はＯＦＦ→○Ｎされ制御装置
は全て異常として扱われる。

以上のように２つの制御装置をフリップフロップに等価
させる本案は極めて基本的な構成で全く無駄のない回路
構成で、確実に対等なバックアップ機能を確保できる。

更に、制御装置の負荷をみた場合、第５図に示す演算周
期Ｔの約１７２のＴで主として演算制御を行いあとの２
ｔで主としてＰへの送受と時期制御装置との通信を行う
。従って、制御装置をシングルシステムとして使用する
場合。

Ｔ　”　１００　ｍ　ｓで入出力信号４０００点を受付
けるとすればこれを２０００点とすることにより大略シ
ングルシステムのＴ　”　１００　ｍ　ｓを確保できる
。逆に。

４０００点を実行する場合は、Ｔ＝２００ｍｓで一演算
制御を完了することになり、被制御に対応してこれらの
関係を決定することができる。

〔発明の効果〕

以上説明したように、本発明によれば、Ａ　特別の付加
機能として Ａ−１優先回路の付加、これは図示の如くオンディレィ
タイマ１個であり、従来の優先回路の１／１０の部品で
構成される。着眼点として制御装置がない状態は異常と
判断するよう考えているため、操作電源を少しおくらせ
るだけで目的を達する。

Ａ−２通信ＳＤ□（ＳＤ、）は正常作動側の情報をその
まま伝達するのみであり、情報の連続性を保持できる。

これは、従来の周期クロックに相当するが、二重化等の
必要性は全くない。

なぜならＳＤ、ＳＤ２の通信が異常でも運転は継続され
るよう構成しており、そのインタフェイスが異常の場合
は活線で交換できる機能としている。従って、シビアな
周期を必要とせずども連続性を確実に保てる。

Ａ−３異常が一回でも発生するとそれを保持することに
より以後相手が作動を引継ぐためマスタースレーブの考
え方が全くいらない。従って特別な回路の付加を要せず
、マイクロコンピュータの技術で十分カバーし得る。

Ａ−４待期している制御装置は時期私周期中必ず一定周
期で、被制御部への出力をクリヤしている。従って、出
力部の○ＲはＰ　ｉ１０を単にダイオードを介して並列
に結合するだけの簡素なものとする。

以上のように、本発明は極めて基本的な考え方にもとづ
いて構成しているため、バックアップに要するための回
路は、シングルの場合のシステムと大略同音で目的の機
能を得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はマンマシ
ン部の一構成例を示す図、第３図は制御装置の一構成例
を示す図、第４図は本発明の機能フローチャート、第５
図は本発明の動作タイムチャートである。

Claims (1)

【特許請求の範囲】
1. １．マンマシン部と第１の制御装置と第２の制御装置と
   を備え該制御装置の入出力信号を各々論理和する部を介
   して被制御系へ結合されるシステムにおいて、上記第１
   及び第２の制御装置に各々自己の異常を検出しこれを相
   手方に伝達する機能並びに受信した異常信号を保持する
   機能と演算制御周期毎に相手に被制御系との入出力信号
   並びに演算制御情報を伝達する機能を設け、システム電
   源投入時前記第１及び第２の制御装置中何れか一方が確
   実に優先して演算制御を実行させるためのイニシヤルス
   タート決定部を設け、前記第１及び第２の制御装置にお
   いて演算制御中の制御装置が異常を発生した場合、該信
   号を他方の制御装置で受信保持し、異常を発した周期の
   初めから演算を継続し、異常が修復された時点で、修復
   された制御装置が演算制御周期毎の入出力信号並びに演
   算制御情報を受信し、該演算制御中の制御装置が異常を
   発するまでこの状態を継続することを特徴とする対等バ
   ックアップ制御システム。