JPS6281768A - ＧａＡｓ半導体装置およびその製造方法 - Google Patents
ＧａＡｓ半導体装置およびその製造方法Info
- Publication number
- JPS6281768A JPS6281768A JP22197985A JP22197985A JPS6281768A JP S6281768 A JPS6281768 A JP S6281768A JP 22197985 A JP22197985 A JP 22197985A JP 22197985 A JP22197985 A JP 22197985A JP S6281768 A JPS6281768 A JP S6281768A
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- Japan
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- gold
- gaas substrate
- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＧａＡｓ （ガリウム・ヒ素）半導体装置の
製造方法、より詳しくは、マイクロ波用ＧａＡｓＦＥＴ
のゲート電極用ボンディングパットの形成方法に関する
ものである。
製造方法、より詳しくは、マイクロ波用ＧａＡｓＦＥＴ
のゲート電極用ボンディングパットの形成方法に関する
ものである。
ＧａＡｓＦＥＴ（電界効果型トランジスタ）のマイクロ
波用デバイスは市販されるようになっており、ＧａＡｓ
モノシリツクマイクロ波ＩＣの開発が行なわれている。
波用デバイスは市販されるようになっており、ＧａＡｓ
モノシリツクマイクロ波ＩＣの開発が行なわれている。
このようなデバイスにおいては金配線ワイヤを接合する
ためのボンディングパットが金（Ａｕ）でつくられてい
る。特に、ゲートのボンディングパットは、表面の金メ
ッキ層と、この下のチタン／白金／金（Ｔｉ／Ｐｔ／Ａ
ｕ）の三層介在膜とからなり、一部がゲート電極（Ａβ
）と接続して大部分はＧａＡｓ基板上に形成されている
。
ためのボンディングパットが金（Ａｕ）でつくられてい
る。特に、ゲートのボンディングパットは、表面の金メ
ッキ層と、この下のチタン／白金／金（Ｔｉ／Ｐｔ／Ａ
ｕ）の三層介在膜とからなり、一部がゲート電極（Ａβ
）と接続して大部分はＧａＡｓ基板上に形成されている
。
この三層介在膜では、白金層が金メッキ層とＧａＡｓと
の反応（合金化）を防止するバリアー金属層であり、そ
の下のチタン層はＧａＡｓと白金層との密着性を高める
密着用金属層であり、そして、上の金属は金メッキ下地
用金属層である。
の反応（合金化）を防止するバリアー金属層であり、そ
の下のチタン層はＧａＡｓと白金層との密着性を高める
密着用金属層であり、そして、上の金属は金メッキ下地
用金属層である。
ゲート電極用ポンディングバットに金ワイヤを超音波ボ
ンディング法などで接合した場合に、このバットとＧａ
Ａｓ基板との接着力（密着力）が十分でないために、バ
ンドの剥離によるワイヤボンディング不良が発生するこ
とがある。
ンディング法などで接合した場合に、このバットとＧａ
Ａｓ基板との接着力（密着力）が十分でないために、バ
ンドの剥離によるワイヤボンディング不良が発生するこ
とがある。
本発明の目的は、ゲート電極用ボンディングパットのＧ
ａＡｓ基板との・接着力を高めてパッドの剥離不良のな
いボンディングパットの製造方法を提供することである
。
ａＡｓ基板との・接着力を高めてパッドの剥離不良のな
いボンディングパットの製造方法を提供することである
。
従来のゲート電極用ポンディングバットのＴｉ層 Ｐ
ｔ ／ Ａ ｕ三層介在膜とＧａＡｓ基板との間に、本
発明にしたがって、金層を形“成し、熱処理でこの金層
とＧａＡｓ基板とを合金化することによってボンディン
グパットとＧａＡｓ基板との接着力（密着力）を高める
。
ｔ ／ Ａ ｕ三層介在膜とＧａＡｓ基板との間に、本
発明にしたがって、金層を形“成し、熱処理でこの金層
とＧａＡｓ基板とを合金化することによってボンディン
グパットとＧａＡｓ基板との接着力（密着力）を高める
。
以下、添付図面を参照して、本発明の実施例によって本
発明をより詳しく説明する。
発明をより詳しく説明する。
第２図に示したマイクロ波用ＧａＡｓＦＥＴは従来と同
じ形状であり、ソース電極１．ドレイン電極２、ゲート
電極３．ゲート電極用ポンディングバット４および酸化
膜（ＳｉＯ□膜）５がＧａＡｓ基板６（第１図および第
３図）上に形成されている。第１図および第３図は第１
図での線１−１およびＩＩ［−■での断面であり、従来
の金メッキＮ８およびＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ
三層介在膜９の下に本発明にしたがって金層１０が形成
されている。
じ形状であり、ソース電極１．ドレイン電極２、ゲート
電極３．ゲート電極用ポンディングバット４および酸化
膜（ＳｉＯ□膜）５がＧａＡｓ基板６（第１図および第
３図）上に形成されている。第１図および第３図は第１
図での線１−１およびＩＩ［−■での断面であり、従来
の金メッキＮ８およびＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ
三層介在膜９の下に本発明にしたがって金層１０が形成
されている。
マイクロ波用ＧａＡｓＦＥＴが次のようにして製造され
る。
る。
既に活性層が成長させであるＧａＡｓ基板６の所定領域
のみをエツチングによって残し、全面に絶縁膜である酸
化膜５を形成する。この酸化膜５を化学的気相成長（Ｃ
ＶＤ）法によるＳｉＯ□で形成し、厚さは、例えば、約
５００ ｎｍとする。ゲート電極３を形成するために、
通常のりソグラフィ技術にてレジストパターンを形成し
、エツチングで酸化膜５にゲート電極パターンの窓を開
ける。次に、真空蒸着法によってゲート電極材料のアル
ミニウム（Ａ１）を全面に形成し、レジストパターンを
溶剤で除去すると同時にその上のアルミニウムを除去す
ること（リフトオフ法）によってゲート電極３をＧａＡ
ｓ基板６上に形成する。このゲート電極３はＧａＡｓ活
′性層とショットキ接合している。ソース電極１および
ドレイ：／電極２を形成するために、通常の方法でレジ
ストパターンを形成し、エツチングによって酸化膜５に
これら電極パターンの窓を開ける。真空蒸着法にて金・
ゲルマニウム（ＡｕＧｅ）層および金層の２層膜を全面
に形成し、レジストパターンの除去と同時にその上の金
属膜を除去して、窓内のＧａＡｓ基板上にソース電極１
およびドレイン電極２を形成する。
のみをエツチングによって残し、全面に絶縁膜である酸
化膜５を形成する。この酸化膜５を化学的気相成長（Ｃ
ＶＤ）法によるＳｉＯ□で形成し、厚さは、例えば、約
５００ ｎｍとする。ゲート電極３を形成するために、
通常のりソグラフィ技術にてレジストパターンを形成し
、エツチングで酸化膜５にゲート電極パターンの窓を開
ける。次に、真空蒸着法によってゲート電極材料のアル
ミニウム（Ａ１）を全面に形成し、レジストパターンを
溶剤で除去すると同時にその上のアルミニウムを除去す
ること（リフトオフ法）によってゲート電極３をＧａＡ
ｓ基板６上に形成する。このゲート電極３はＧａＡｓ活
′性層とショットキ接合している。ソース電極１および
ドレイ：／電極２を形成するために、通常の方法でレジ
ストパターンを形成し、エツチングによって酸化膜５に
これら電極パターンの窓を開ける。真空蒸着法にて金・
ゲルマニウム（ＡｕＧｅ）層および金層の２層膜を全面
に形成し、レジストパターンの除去と同時にその上の金
属膜を除去して、窓内のＧａＡｓ基板上にソース電極１
およびドレイン電極２を形成する。
次に、本発明にしたがってゲート電極用ポンディングバ
ット４での金層１０を形成するために、第２図での斜線
部の金層１０の領域を開孔部としたレジストパターンを
形成して、表出する酸化膜５をエツチング除去し、真空
蒸着法によって金層を全面に形成する。そして、レジス
トパターンを除去することでＧａＡｓ基板６上に金層１
０ （厚さ：約５００ｎｍ）が形成できる。先に形成し
たソース電極１およびドレイン電極２をＧａＡｓ活性層
に対してオーミック接触となるように熱処理を施こし、
この熱処理が同時に金１ｉ１０とＧａＡｓ基板６とを合
金化する。この熱処理は４５０° に加熱したヒートブ
ロック上にＧａＡｓ基板６を２分間載せることで行なわ
れる。
ット４での金層１０を形成するために、第２図での斜線
部の金層１０の領域を開孔部としたレジストパターンを
形成して、表出する酸化膜５をエツチング除去し、真空
蒸着法によって金層を全面に形成する。そして、レジス
トパターンを除去することでＧａＡｓ基板６上に金層１
０ （厚さ：約５００ｎｍ）が形成できる。先に形成し
たソース電極１およびドレイン電極２をＧａＡｓ活性層
に対してオーミック接触となるように熱処理を施こし、
この熱処理が同時に金１ｉ１０とＧａＡｓ基板６とを合
金化する。この熱処理は４５０° に加熱したヒートブ
ロック上にＧａＡｓ基板６を２分間載せることで行なわ
れる。
ゲート電極用ボンディングパット４形成のために、金層
１０およびゲート電極３の一部をも表出させる開孔部の
あるレジストパターンを形成し、まず金層１０とゲ、−
ト電極３との間の酸化膜５をエツチング除去し、イオン
ミリングの後、真空蒸着法でＴｉ層（厚さ：約３００ｎ
ｍ）、ｐｔ層（厚さ：約１５０ｎｍ）およびＡｕ層（厚
さ：５０ｎｍ）を形成する。
１０およびゲート電極３の一部をも表出させる開孔部の
あるレジストパターンを形成し、まず金層１０とゲ、−
ト電極３との間の酸化膜５をエツチング除去し、イオン
ミリングの後、真空蒸着法でＴｉ層（厚さ：約３００ｎ
ｍ）、ｐｔ層（厚さ：約１５０ｎｍ）およびＡｕ層（厚
さ：５０ｎｍ）を形成する。
ボンディングパット開孔部のあるレジストパターンを形
成してからメッキによって三層介在膜９のＡｕ層上に金
メッキ層（厚さ８２〜３μｍ）を形成する。金メッキ層
形成のためのレジストパターンを除去し、メッキ層をマ
スクとしてＴ ｉ ／ Ｐ ｔ ／Ａｕ層をイオンミリ
ングとドライエツチングで除去し、さらにその下のレジ
ストパターンを除去することによって第１図〜第３図に
示すようなゲート電極用ボンディングパット４が作られ
、ＧａＡｓＦＥＴも完成する。
成してからメッキによって三層介在膜９のＡｕ層上に金
メッキ層（厚さ８２〜３μｍ）を形成する。金メッキ層
形成のためのレジストパターンを除去し、メッキ層をマ
スクとしてＴ ｉ ／ Ｐ ｔ ／Ａｕ層をイオンミリ
ングとドライエツチングで除去し、さらにその下のレジ
ストパターンを除去することによって第１図〜第３図に
示すようなゲート電極用ボンディングパット４が作られ
、ＧａＡｓＦＥＴも完成する。
血並よグル較拠
上述したように本発明にしたがって作った金層のあるゲ
ート電極ボンディングパットと従来通りの金層なしのゲ
ート電極ボンディングパットとに超音波ボンディング法
で金ワイヤを接着し、この金ワイヤを１０ｇｆ（９，８
ｘｌＯ−”Ｎ）の力で引っ張ってボンディングパットの
剥離を調べた。
ート電極ボンディングパットと従来通りの金層なしのゲ
ート電極ボンディングパットとに超音波ボンディング法
で金ワイヤを接着し、この金ワイヤを１０ｇｆ（９，８
ｘｌＯ−”Ｎ）の力で引っ張ってボンディングパットの
剥離を調べた。
本発明の場合には、ポンディングパッドの剥離は全くな
かった。一方、従来の場合には、３０％がワイヤボンデ
ィング作業中に剥離し、２０％が引っ張りテストで剥離
して歩留りは５０％であった。マイクロ波用ＧａＡｓ
Ｆ Ｅ Ｔでのゲート電極用ボンディングパットとして
説明したが、ＧａＡｓ Ｉ Ｃでのボンディングパット
としても適用できる。
かった。一方、従来の場合には、３０％がワイヤボンデ
ィング作業中に剥離し、２０％が引っ張りテストで剥離
して歩留りは５０％であった。マイクロ波用ＧａＡｓ
Ｆ Ｅ Ｔでのゲート電極用ボンディングパットとして
説明したが、ＧａＡｓ Ｉ Ｃでのボンディングパット
としても適用できる。
従来のＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ介在膜とＧａＡ
ｓ基板との間に金層を追加してこの金層とＧａＡｓ基板
とで合金化層を形成することによってボンディングパッ
トのＧａＡｓ基板への密着力（接着力）を高めることが
できるので、ワイヤボンディングパット剥離不良がなく
なり、歩留りが向上する。
ｓ基板との間に金層を追加してこの金層とＧａＡｓ基板
とで合金化層を形成することによってボンディングパッ
トのＧａＡｓ基板への密着力（接着力）を高めることが
できるので、ワイヤボンディングパット剥離不良がなく
なり、歩留りが向上する。
第１図は、第２図中線１−１での断面図であって本発明
の製造方法にしたがって形成したゲート電極用ボンディ
ングパットを含むマイクロ波ＧａＡｓＦＥＴの断面図で
あり、第２図は、マイクロ波用ＧａＡｓＦＥＴの平面図
であり、第３図は、第２図中線ｍ−ｍでの断面図である
。 １・・・ソース電極、 ２・・・ドレイン電極、 ３・・・ゲート電極、 ４・・・ゲート電極用ボンディングパット、５・・・酸
化膜、 ６・・・ＧａＡｓ基板、 ８・・・金メッキ層、 ９−Ｔ ｉ／Ｐ ｔ／Ａｕ （三層介在膜）、１０・・
・金層。
の製造方法にしたがって形成したゲート電極用ボンディ
ングパットを含むマイクロ波ＧａＡｓＦＥＴの断面図で
あり、第２図は、マイクロ波用ＧａＡｓＦＥＴの平面図
であり、第３図は、第２図中線ｍ−ｍでの断面図である
。 １・・・ソース電極、 ２・・・ドレイン電極、 ３・・・ゲート電極、 ４・・・ゲート電極用ボンディングパット、５・・・酸
化膜、 ６・・・ＧａＡｓ基板、 ８・・・金メッキ層、 ９−Ｔ ｉ／Ｐ ｔ／Ａｕ （三層介在膜）、１０・・
・金層。
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓ半導体装置でのゲート電極用ボンディング
パットが、ＧａＡｓ基板上に密着用金属層、バリアー用
金属層および金メッキ下地用金属層、および金メッキ層
を形成することで作られるＧａＡｓ半導体装置の製造方
法において、前記ＧａＡｓ基板と密着用金属層との間に
金層を形成し、この金層とＧａＡｓとの合金化熱処理を
行うことを特徴とするＧａＡｓ半導体装置の製造方法。 ２、前記密着用金属層がチタンでありかつ前記バリアー
用金属層が白金であることを特徴とする特許請求の範囲
第１項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22197985A JPH0831480B2 (ja) | 1985-10-07 | 1985-10-07 | ＧａＡｓ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22197985A JPH0831480B2 (ja) | 1985-10-07 | 1985-10-07 | ＧａＡｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281768A true JPS6281768A (ja) | 1987-04-15 |
| JPH0831480B2 JPH0831480B2 (ja) | 1996-03-27 |
Family
ID=16775169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22197985A Expired - Lifetime JPH0831480B2 (ja) | 1985-10-07 | 1985-10-07 | ＧａＡｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831480B2 (ja) |
-
1985
- 1985-10-07 JP JP22197985A patent/JPH0831480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831480B2 (ja) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |