JPS6277665A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPS6277665A JPS6277665A JP21844185A JP21844185A JPS6277665A JP S6277665 A JPS6277665 A JP S6277665A JP 21844185 A JP21844185 A JP 21844185A JP 21844185 A JP21844185 A JP 21844185A JP S6277665 A JPS6277665 A JP S6277665A
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- Japan
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- signal
- interrupt
- circuit
- data
- inverted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は応答毎に極性が反転する応答信号を演算制御装
置の割込信号として与える割込制御回路に関するもので
ある。
置の割込信号として与える割込制御回路に関するもので
ある。
本発明による割込制御回路は、応答毎に極性が反転する
応答信号と応答信号が反転したときに割込制御回路の割
込制御信号の出力を反転させ、それら排他的論理和出力
により立上り又は立下りのみの割込信号を演算制御装置
の割込入力として加えることによって交互に極性が反転
する応答信号に基づいて割込信号を発生させるようにし
たものである。
応答信号と応答信号が反転したときに割込制御回路の割
込制御信号の出力を反転させ、それら排他的論理和出力
により立上り又は立下りのみの割込信号を演算制御装置
の割込入力として加えることによって交互に極性が反転
する応答信号に基づいて割込信号を発生させるようにし
たものである。
通常割込信号は立上り又は立下りのいずれか一方の信号
であり、従来の割込制御回路では割込みを要求するディ
バイスが複数存在する場合もゲート回路を用いて割込を
多重化することによって制御するようにしている。そし
て応答毎に極性が反転する応答信号が割込信号となる場
合には、演算制御装置のプログラムによって割込みの立
上り／立下りを切換えることができる割込端子に入力す
るようにしていた。従って演算制御装置が立上り又は立
下りのみの割込端子を有する場合には、このような応答
信号を制御回路の割込端子に入力することができないと
いう問題点があった。
であり、従来の割込制御回路では割込みを要求するディ
バイスが複数存在する場合もゲート回路を用いて割込を
多重化することによって制御するようにしている。そし
て応答毎に極性が反転する応答信号が割込信号となる場
合には、演算制御装置のプログラムによって割込みの立
上り／立下りを切換えることができる割込端子に入力す
るようにしていた。従って演算制御装置が立上り又は立
下りのみの割込端子を有する場合には、このような応答
信号を制御回路の割込端子に入力することができないと
いう問題点があった。
（発明の目的）
本発明はこのような従来の割込制御回路の問題点に鑑み
てなされたものであって、応答信号を入力とした切換回
路を設は応答信号の反転毎に立上り又は立下りのみの割
込信号を発生することができる割込制御回路を提供する
ことを目的とする。
てなされたものであって、応答信号を入力とした切換回
路を設は応答信号の反転毎に立上り又は立下りのみの割
込信号を発生することができる割込制御回路を提供する
ことを目的とする。
本発明は応答毎に極性が反転する応答信号に基づいて演
算制御装置に割込処理を行う割込制御回路であって、演
算制御装置は割込みが与えられる度に反転する割込制御
信号を発生するものであり、割込制御信号と割込要求人
力との排他的論理和をとる排他的論理和回路を具備し、
論理和回路の出力を演算制御装置の割込人力としたこと
を特徴とするものである。
算制御装置に割込処理を行う割込制御回路であって、演
算制御装置は割込みが与えられる度に反転する割込制御
信号を発生するものであり、割込制御信号と割込要求人
力との排他的論理和をとる排他的論理和回路を具備し、
論理和回路の出力を演算制御装置の割込人力としたこと
を特徴とするものである。
このような特徴を有する本発明によれば、応答毎に極性
が反転する応答信号を用いて立上り又は立下りのみの割
込信号に変換し演算制御装置に与えることが可能となる
。従って演算制御装置の割込の切換えはプログラムによ
りいずれか一方に選択するだけで足りる。又同様の応答
信号が多数存在する場合にも割込を要求しない素子から
の応答信号と割込制御信号の排他的論理和出力を禁止し
ておくことによりその出力の論理和信号に基づいて割込
信号を発生させることによって容易に多重の割込回路を
構成することが可能となる。
が反転する応答信号を用いて立上り又は立下りのみの割
込信号に変換し演算制御装置に与えることが可能となる
。従って演算制御装置の割込の切換えはプログラムによ
りいずれか一方に選択するだけで足りる。又同様の応答
信号が多数存在する場合にも割込を要求しない素子から
の応答信号と割込制御信号の排他的論理和出力を禁止し
ておくことによりその出力の論理和信号に基づいて割込
信号を発生させることによって容易に多重の割込回路を
構成することが可能となる。
（実施例の説明〕
第１図は本発明による割込制御回路の一実施例の構成を
示す回路図である。本実施例は割込みを要求するディバ
イスとして表示制御回路が接続された例を示している。
示す回路図である。本実施例は割込みを要求するディバ
イスとして表示制御回路が接続された例を示している。
本図においでディスプレーコントローラ１及び２は夫々
外部から与えられるデータに基づいた文字等をディスプ
レーパネル３及び４に表示する表示制御装置であって、
中央演算装置（以下ＣＰＵという）５よりラッチ回路６
を介して例えば４ビツトの並列データバスＤｌ。
外部から与えられるデータに基づいた文字等をディスプ
レーパネル３及び４に表示する表示制御装置であって、
中央演算装置（以下ＣＰＵという）５よりラッチ回路６
を介して例えば４ビツトの並列データバスＤｌ。
〜ＤＩ、］とＳクロック信号線が夫々接続されている。
そしてディスプレーコントローラ１及び２はチップ選択
信号Ｃ３Ｉ 、Ｃ３２によって選択される。ディスプレ
ーコントローラ１及び２はデータが与えられＳクロック
によって確定されたときにそのデータを受付け、その後
レディ信号ＲＤＹＩ。
信号Ｃ３Ｉ 、Ｃ３２によって選択される。ディスプレ
ーコントローラ１及び２はデータが与えられＳクロック
によって確定されたときにそのデータを受付け、その後
レディ信号ＲＤＹＩ。
ＲＤＹ２を夫々発生するものである。このレディ信号Ｒ
ＤＹＩ、ＲＤＹ２は応答毎に極性が反転する信号であり
、夫々割込人力信号として割込制御回路１０に与えられ
る。割込制御回路１０は図示のようにこれらのレディ信
号を夫々入力とし、他方に割込制御信号であるディスプ
レーインクラブドコントロール信号（以下ＤＩＣ信号と
いう）が与えられた排他的論理和回路であるエクスクル
−シブオア回路（以下ＥＯＲ回路という）１１．．１２
が設けられている。又レディ信号線ＲＤＹＩ。
ＤＹＩ、ＲＤＹ２は応答毎に極性が反転する信号であり
、夫々割込人力信号として割込制御回路１０に与えられ
る。割込制御回路１０は図示のようにこれらのレディ信
号を夫々入力とし、他方に割込制御信号であるディスプ
レーインクラブドコントロール信号（以下ＤＩＣ信号と
いう）が与えられた排他的論理和回路であるエクスクル
−シブオア回路（以下ＥＯＲ回路という）１１．．１２
が設けられている。又レディ信号線ＲＤＹＩ。
ＲＤＹ２には夫々トライステートバッファ１３゜１４が
接続され、その制御端子はＣＰＵ５よりレディリード信
号（ＲＤＹ−ＲＤ倍信号が与えられる。トライステート
バッファ１３．１４はレディリード信号が与えられた時
にレディ信号ＲＤＹＩ。
接続され、その制御端子はＣＰＵ５よりレディリード信
号（ＲＤＹ−ＲＤ倍信号が与えられる。トライステート
バッファ１３．１４はレディリード信号が与えられた時
にレディ信号ＲＤＹＩ。
ＲＤＹ２をデータバスを介してＣＰＵ５に与えるもので
ある。又ＥＯＲ回路１１．１２の出力は夫々アンド回路
１５．１６を介してノア回路１７と２つのトライステー
トバッファ１８．１９に与えられる。トライステートバ
ッファ１８．１９の制御入力端にはＣＰＵ５よりインク
ラブＩ・データリート信号（ＩＮＴ Ｄ−ＲＤ倍信号
が与えられており、夫々の出力端はデータバス信号線に
接続されている。トライステートバッファ１８．１９は
ＣＰＬ１５からのインクラブドデータリード信号（ＩＮ
Ｔ Ｄ−ＲＤ倍信号に基づいて割込要因をデータバス
を介してＣＰＵ５に伝えるものである。
ある。又ＥＯＲ回路１１．１２の出力は夫々アンド回路
１５．１６を介してノア回路１７と２つのトライステー
トバッファ１８．１９に与えられる。トライステートバ
ッファ１８．１９の制御入力端にはＣＰＵ５よりインク
ラブＩ・データリート信号（ＩＮＴ Ｄ−ＲＤ倍信号
が与えられており、夫々の出力端はデータバス信号線に
接続されている。トライステートバッファ１８．１９は
ＣＰＬ１５からのインクラブドデータリード信号（ＩＮ
Ｔ Ｄ−ＲＤ倍信号に基づいて割込要因をデータバス
を介してＣＰＵ５に伝えるものである。
又データバスにはラッチ回路２０が接続されＣＰＵ５よ
りインフラブトマスクセラＩ・信号（「］Ｍ−３ＥＴ信
号）がイネーブル端子に与えられ、その二つの出力は夫
々ゲート回路１５．１６に与えられる。ランチ回路２０
は及びゲート回路１５゜１６はいずれか一方のディスプ
レーコントローラ１．２に表示データを伝送したときに
、そこから与えられる割込信号を受付は他の割込要求デ
ィバイスからの割込信号（「〒倍信号を禁止するもので
あって、その禁止信号をゲート信号としてゲ−１−回路
１５．１６に与えている。
りインフラブトマスクセラＩ・信号（「］Ｍ−３ＥＴ信
号）がイネーブル端子に与えられ、その二つの出力は夫
々ゲート回路１５．１６に与えられる。ランチ回路２０
は及びゲート回路１５゜１６はいずれか一方のディスプ
レーコントローラ１．２に表示データを伝送したときに
、そこから与えられる割込信号を受付は他の割込要求デ
ィバイスからの割込信号（「〒倍信号を禁止するもので
あって、その禁止信号をゲート信号としてゲ−１−回路
１５．１６に与えている。
（本実施例の動作）
次に本実施例の動作について第２．３図のフローチャー
ト及び第４図のタイムチャートを参照しつつ説明する。
ト及び第４図のタイムチャートを参照しつつ説明する。
まず表示処理を行う際にはステップ２１においていずれ
かのディスプレーコントローラのチップ選択信号を立上
げる。例えばディスプレーパネル３にデータを表示する
場合には、第４図（ａ）、 ｆｆ）に示すようにチップ
選択信号Ｃ３Ｉを“Ｈ″レベルし、ステップ２２に進ん
でＤＩＣ信号を“Ｌ″レベルする。次いでＣＰＵ５は１
回目の４ビツトのデータをラッチ回路６を介してデータ
バスＤＩ。〜Ｄ Ｉ ｓよりディスプレーコントローラ
１に送出する。そしてデータが確定したことを示すＳク
ロックを反転しくステップ２４）、ステップ２５に進ん
で選択したディスプレーコントローラに対応するゲート
回路、この場合にはディスプレーコントローラ１に対応
するゲート回路１５に“Ｈ”、他方のゲート回路１６に
“Ｌ”となる信号をデータバスよりラッチ回路２０に与
える。そしてＩＮＴ Ｍ−３ＥＴ信号を”Ｌ″としゲ
ート回路１５の一方の入力端子をラッチ回路２０を介し
て“Ｈ″とし、ディスプレーコントローラ１からの割込
信号を許可する。
かのディスプレーコントローラのチップ選択信号を立上
げる。例えばディスプレーパネル３にデータを表示する
場合には、第４図（ａ）、 ｆｆ）に示すようにチップ
選択信号Ｃ３Ｉを“Ｈ″レベルし、ステップ２２に進ん
でＤＩＣ信号を“Ｌ″レベルする。次いでＣＰＵ５は１
回目の４ビツトのデータをラッチ回路６を介してデータ
バスＤＩ。〜Ｄ Ｉ ｓよりディスプレーコントローラ
１に送出する。そしてデータが確定したことを示すＳク
ロックを反転しくステップ２４）、ステップ２５に進ん
で選択したディスプレーコントローラに対応するゲート
回路、この場合にはディスプレーコントローラ１に対応
するゲート回路１５に“Ｈ”、他方のゲート回路１６に
“Ｌ”となる信号をデータバスよりラッチ回路２０に与
える。そしてＩＮＴ Ｍ−３ＥＴ信号を”Ｌ″としゲ
ート回路１５の一方の入力端子をラッチ回路２０を介し
て“Ｈ″とし、ディスプレーコントローラ１からの割込
信号を許可する。
さて第４図に示すタイムチャートについて時刻ｔ３にデ
ィスプレーコントローラ１のデータ受付けが終了し、レ
ディ信号ＲＤＹＩが反転したものとすると、その出力は
ＥＯＲ回路１１及びトライステートバッファ１３に与え
られる。従ってＥＯＲ回路１１の出力が“Ｈ″レベルな
り、ゲート回路１５及びノア回路１７を介して割込信号
「に〒が第３図（１１！１に示すように“Ｌ″レベルな
り、ＣＰＵ５に立下りの割込信号を与えることができる
。
ィスプレーコントローラ１のデータ受付けが終了し、レ
ディ信号ＲＤＹＩが反転したものとすると、その出力は
ＥＯＲ回路１１及びトライステートバッファ１３に与え
られる。従ってＥＯＲ回路１１の出力が“Ｈ″レベルな
り、ゲート回路１５及びノア回路１７を介して割込信号
「に〒が第３図（１１！１に示すように“Ｌ″レベルな
り、ＣＰＵ５に立下りの割込信号を与えることができる
。
ＣＰＵ５は割込があれば第３図のディスプレー割込処理
を開始し、ステップ３１において時刻ｔ４にＤＩＣ信号
を反転する。そしてステップ３２に進んでディスプレー
コントローラ１に対するデータ送信が終了したかどうか
をチェックする。このデータの送出が終了していなけれ
ばステップ３３に進んでディスプレーコントローラ１に
対する２回目の転送データをセットし、ラッチ回路６及
びデータバスＤ１．−ＤＩｆｆの信号線を介して次のデ
ータを送出する。そしてステップ３４に進んで第４図（
Ｃ）に示すようにＳクロックを反転し２度目の転送デー
タをディスプレーコントローラ１に伝えて割込処理を終
了する。
を開始し、ステップ３１において時刻ｔ４にＤＩＣ信号
を反転する。そしてステップ３２に進んでディスプレー
コントローラ１に対するデータ送信が終了したかどうか
をチェックする。このデータの送出が終了していなけれ
ばステップ３３に進んでディスプレーコントローラ１に
対する２回目の転送データをセットし、ラッチ回路６及
びデータバスＤ１．−ＤＩｆｆの信号線を介して次のデ
ータを送出する。そしてステップ３４に進んで第４図（
Ｃ）に示すようにＳクロックを反転し２度目の転送デー
タをディスプレーコントローラ１に伝えて割込処理を終
了する。
ディスプレーコントローラ１は２回目のテ゛−タが転送
されると同様にして表示データを受は取り、データの読
込みが終了すると、時刻ｔ６にＲＤＹ １信号を反転し
て“Ｌ”レベルとする。そうすればそのときＣＰＵ５よ
り与えられているＤＩＣ信号はＨ”レベルであるためＥ
ＯＲ回路１１は再び立上って“Ｈ″レベルなり、開かれ
ているゲート回路１５を介して立上りの割込信号をノア
回路１７よりＣＰＵ５に与える。そうすればＣＰＵ５は
この割込入力に基づいて再びステップ３１に進んで前述
したディスプレー割込処理を行う。
されると同様にして表示データを受は取り、データの読
込みが終了すると、時刻ｔ６にＲＤＹ １信号を反転し
て“Ｌ”レベルとする。そうすればそのときＣＰＵ５よ
り与えられているＤＩＣ信号はＨ”レベルであるためＥ
ＯＲ回路１１は再び立上って“Ｈ″レベルなり、開かれ
ているゲート回路１５を介して立上りの割込信号をノア
回路１７よりＣＰＵ５に与える。そうすればＣＰＵ５は
この割込入力に基づいて再びステップ３１に進んで前述
したディスプレー割込処理を行う。
そしてディスプレーコントローラ１に対するデータの送
信が完了すれば、ステップ３２よりステップ３５に進ん
でディスプレーコントローラ１に対応するゲート回路１
５の一方の出力をラッチ回路２０を介して“Ｌ”として
割込みのマスクをセ・ノドする。そうすれば以後ディス
プレーコントローラ１より割込信号が与えられることは
なくデータ送出処理を終了することができる。次にディ
スプレーコントローラ２に対して送出すべきデータが存
在する場合にも同様にしてディスプレーコントローラ２
に対するチップ選択信号Ｃ３２を立上げて同様の処理を
行う。こうすれば割込要求ディバイスが複数の場合にも
多重化して割込制御を行うことができる。
信が完了すれば、ステップ３２よりステップ３５に進ん
でディスプレーコントローラ１に対応するゲート回路１
５の一方の出力をラッチ回路２０を介して“Ｌ”として
割込みのマスクをセ・ノドする。そうすれば以後ディス
プレーコントローラ１より割込信号が与えられることは
なくデータ送出処理を終了することができる。次にディ
スプレーコントローラ２に対して送出すべきデータが存
在する場合にも同様にしてディスプレーコントローラ２
に対するチップ選択信号Ｃ３２を立上げて同様の処理を
行う。こうすれば割込要求ディバイスが複数の場合にも
多重化して割込制御を行うことができる。
尚、本実施例では２つの割込要求ディバイスが存在する
場合について説明しているが、更に多数の割込要求ディ
バイスが存在する場合にもノア回路の入力数を増加させ
るだけで容易に割込入力を多重化することが可能となる
。
場合について説明しているが、更に多数の割込要求ディ
バイスが存在する場合にもノア回路の入力数を増加させ
るだけで容易に割込入力を多重化することが可能となる
。
第１図は本発明による割込制御回路をディスプレーコン
トローラによる割込制御に適用した場合の一実施例を示
す回路図、第２図は演算制御装置のディスプレー処理を
示すフローチャート、第３図はディスプレー割込処理を
示すフローチャート、第４図は本実施例の各部の波形を
示す波形図である。 １．２−・−ディスプレーコントローラ ５・・−・
−・ＣＰＵ １１，１２・−・・・・・ＥＯＲ回路
１３゜１４．１８．１９−・・−・−トライステー
トバッファ１５．１６−・−・−・−ゲート回路 １
７・・・・−・−ノア回路２０・・−・−・ラッチ回路 特許出願人 立石電機株式会社 代理人 弁理士 岡本宜喜（他１名） 第１図 １ｏ−−−−−・・−４３込や］智回路１１．１２・−
−−−−ＥＯＲ９３ 第２図 第３図 第４図 （ａ）Ｃ３１ ２ｔｓ ｔｓｔ４ｔｊｔ７
トローラによる割込制御に適用した場合の一実施例を示
す回路図、第２図は演算制御装置のディスプレー処理を
示すフローチャート、第３図はディスプレー割込処理を
示すフローチャート、第４図は本実施例の各部の波形を
示す波形図である。 １．２−・−ディスプレーコントローラ ５・・−・
−・ＣＰＵ １１，１２・−・・・・・ＥＯＲ回路
１３゜１４．１８．１９−・・−・−トライステー
トバッファ１５．１６−・−・−・−ゲート回路 １
７・・・・−・−ノア回路２０・・−・−・ラッチ回路 特許出願人 立石電機株式会社 代理人 弁理士 岡本宜喜（他１名） 第１図 １ｏ−−−−−・・−４３込や］智回路１１．１２・−
−−−−ＥＯＲ９３ 第２図 第３図 第４図 （ａ）Ｃ３１ ２ｔｓ ｔｓｔ４ｔｊｔ７
Claims (1)
- （１）応答毎に極性が反転する応答信号に基づいて演算
制御装置に割込処理を行う割込制御回路であって、 前記演算制御装置は割込みが与えられる度に反転する割
込制御信号を発生するものであり、前記割込制御信号と
割込要求入力との排他的論理和をとる排他的論理和回路
を具備し、前記論理和回路の出力を前記演算制御装置の
割込入力としたことを特徴とする割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21844185A JPS6277665A (ja) | 1985-09-30 | 1985-09-30 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21844185A JPS6277665A (ja) | 1985-09-30 | 1985-09-30 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6277665A true JPS6277665A (ja) | 1987-04-09 |
Family
ID=16719961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21844185A Pending JPS6277665A (ja) | 1985-09-30 | 1985-09-30 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6277665A (ja) |
-
1985
- 1985-09-30 JP JP21844185A patent/JPS6277665A/ja active Pending
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