JPS627583B2 - - Google Patents
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- JPS627583B2 JPS627583B2 JP1613279A JP1613279A JPS627583B2 JP S627583 B2 JPS627583 B2 JP S627583B2 JP 1613279 A JP1613279 A JP 1613279A JP 1613279 A JP1613279 A JP 1613279A JP S627583 B2 JPS627583 B2 JP S627583B2
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- JP
- Japan
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- memory
- signal
- mex
- output
- activation signal
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- 230000004913 activation Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 9
- 239000000872 buffer Substances 0.000 description 9
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- 238000007796 conventional method Methods 0.000 description 3
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- 230000003213 activating effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Description
本発明は、メモリバス幅が処理装置バス幅より
大きい構成を持ち、かつ連続アドレスに対するメ
モリアクセス方式をとつた計算機において、連続
モードでない一語転送に対するメモリアクセスを
高速化するメモリ起動方式に関する。 従来、メモリの連続したアドレスの内容をアク
セスする時の高速化を目的としてコンテイニユー
モード方式が採用されている。 第１，２図は前記従来のメモリアクセス方式を
説明するための図で、メモリ１とBPU（処理装
置）５内のレジスタ間のデータの転送方式を示
す。第１図は、メモリ１の内容をBPU５内のレ
ジスタに転送する読入（Read）系、第２図は、
BPU５内のレジスタの内容をメモリ１に転送す
る書込（Write）系を示している。図において、
２は32ビツトバス、３はMCU（メモリ制御装
置）、４は16ビツトバス、６，７はバツフア、８
はセレクタ、９は後述するＥ／Ｃ−MEX−Ｎメ
モリ起動信号ラインで、CONT信号ライン１１が
ONのときはＣ−MEX−Ｎ信号を、またOFFのと
きはＥ−MEX−Ｎ信号を、それぞれ区別して伝
送する。１０はＲ／Ｗ信号ライン、１２はADDR
信号ライン、１３はMEX信号ライン、１４は
MIR（マイクロ命令レジスタ）である。 第１図の読込系におけるメモリアクセス方式を
説明する。BPU５のMIR１４からメモリ要求が
出力されるとMCU３は、Ｒ／Ｗ信号ライン１０
上の信号よりその時のRead／Writeを、また
CONT信号ライン１１上の信号よりその時のコン
テイユニーのフアンクシヨンを解読する。仮に
MIR１４からのメモリ要求がコンテイニユーのリ
ードモードであると解読されたとすると、その解
読後、メモリ１はMEX信号により起動をかけら
れ、メモリ１の内容は同時に２語読出されて32ビ
ツトバス２を介してMCU３内のバツフア６，７
に入れられる。ここで偶数アドレイはバツフア６
に、奇数アドレスはバツフア７に入れられる。次
いで、BPU５からのアドレス情報であるADDR信
号ライン１２上の信号により、偶数アドレス時は
バツフア６のデータが、奇数アドレス時はバツフ
ア７のデータがBPU５に送られる。 今、メモリ要求が偶数アドレスであつた場合
は、次のアドレスのデータがバツフア７に入れら
れているから、次にコンテイニユーモードのアク
セスがあると、MCU３はメモリ１に起動をかけ
ることなく直ちに、バツフア７のデータをBPU
５に送出する。 Ｒ／Ｗ、ADDR、CONT信号を用いて前述のよ
うな判断を必要とするため、Ｅ／Ｃ−MEX信号
は、それらの判断が終了するまで出力できない。
従つて、BPU５からの各信号のタイムチヤート
は、第３図のようになる。すなわちＲ／Ｗ信号、
ADDR信号、CONT信号が出力された後、メモリ
１に起動をかけるためのアクテイブなＥ／Ｃ−
MEX信号が出力され、その後MCU３からライン
１３を介してメモリ１にメモリ起動信号MEXが
出力され、メモリ読込みが可能となる。 このように連続したアドレスを読出したい時
は、次アドレスのデータがバツフアに退避されて
いるため、メモリに起動をかけなくても次アドレ
スのデータをバツフアからBPU内レジスタに読
込むことができる。したがつて、高速なアクセス
が可能である。 しかしながら、不連続な１語のデータを読込む
場合にも、前記した連続メモリアクセスと同様の
判断が必要となるため、メモリ起動信号Ｅ／Ｃ−
MEX−Ｎ信号がBPU５から出力されてから、
MCUがメモリ１に対する起動信号MEX信号を出
力するまでに相当の時間を要するため、転送時間
が長くなるという欠点がある。 以上のことは書込系の場合も同様で、第２図に
示されているようにメモリ１の連続したアドレス
に、BPU５内にあるレジスタの内容を書込む場
合は高速であるが、メメモリ１に不連続な１語の
データを書込む場合は転送時間が長くなるという
欠点がある。 本発明の目的は、連続してデータをアクセスす
る方式は従来通りとし、不連続な１語のデータを
アクセスする場合に高速化を図り得るようなメモ
リ起動方式を提供するにある。 本発明の特徴は、従来方式に使われているメモ
リ起動信号Ｅ／Ｃ−MEXを、連続してデータを
アクセスする場合の起動信号Ｃ−MEX−Ｎ信号
の伝送専用にし、１語のデータをアクセスする不
連続起動信号Ｅ−MEX−Ｎ信号ラインを独立さ
せて設け、Ｅ−MEX−Ｎ信号を第４図に示すよ
うに、Ｒ／Ｗ信号、ADDR信号が出力される前に
MIRから出力すると共に、メモリに対する起動信
号MEXをOR回路のみを介して取り出すようにす
ることにより、１語のデータをアクセスする際の
メモリ起動信号MEX信号が従来の方式よりも早
くMCUから出力されるようにした点にある。 本発明の一実施例を第５図によつて説明する。
メモリ起動信号MEX信号は、連続モード時にお
いて、読込系、書込系のそれぞれに下記の条件で
出力される。 読込系… CONT・Ｃ−MEX−Ｎ・BUFFER２ ・READ …(1) 書込系… CONT・Ｃ−MEX−Ｎ・１ ・ …(2) したがつて、メモリ起動信号MEXの出力条件
は、(1)＋(2)より CONT・Ｃ・MEX−Ｎ・（１ ・＋BUFFER２・READ） …(3) となる。上記の論理式(3)を論理図で表わすと、第
５図の点線枠内のようになる。ここで、DTフリ
ツプフロツプ２３の出力信号Q1と、DTフリツプ
フロツプ２４の出力信号Q2はそれぞれBUFFER
１・BUFFER２の信号を示しており、それぞれ
下記の意味を持つ。 BUFFER１は、連続的に増加するアドレスで
BPUがメモリヘライトする際、偶数アドレス指
定時のみ、ONになる信号である。前記(2)式で
は、本発明がOFFの時、つまり奇数アドレス指
定時にメモリ起動信号MEXが出力できることを
示す。 また、BUFFER２は、連続的に増加するアド
レスでBPUがメモリをリードする際、偶数アド
レス指定時のみ、ONになる信号であり、前記(1)
式では本信号がONの時メモリ起動信号MEXが出
力できることを示す。 つまり、BUFFER１，２は、連続メモリアク
セス要求時に１回のメモリアクセス要求置きに、
メモリに対するメモリ起動がかかる様にするため
の条件信号となるものである。 １語のデータアクセス時に用いる起動信号Ｅ−
MEX−Ｎ信号は、連続してデータをアクセスす
る場合の起動信号Ｃ−MEX−Ｎ信号とは別に設
け、第４図に示されているように、Ｒ／Ｗ信号、
ADDR信号が出力される前にMIR１４から出力さ
れるようにする。そして、Ｅ−MEX−Ｎ信号は
OR回路２２のみを介してメモリ１に転送するよ
うにする。 上記の本発明の実施例によれば、不連続な１語
のデータアクセス時に用いる起動信号Ｅ−MEX
−Ｎ信号を連続データアクセス時のＣ−MEX−
Ｎ信号と別に設けたので、従来の問題となつてい
た、連続、不連続モードの判断の必要がなくな
り、前記起動信号Ｅ−MEX−Ｎ信号をCONT信
号より早くMIRから出力することができる。さら
に、Ｅ−MEX−Ｎ信号はOR回路を１段介してい
るにすぎないから、Ｅ−MEX−Ｎ信号をADDR
信号、Ｒ／Ｗ信号よりも早く出力しても、OR回
路のデイレーにより、MEX信号の出力が少し遅
れて、そのためにADDR信号、Ｒ／Ｗ信号の確定
後のMEX信号を出力できる。これにより、Ｅ−
MEX−Ｎ信号を出力してからゲート１段という
最小の遅れ時間でMEXを出力できるために、不
連続な１語のデータアクセスを高速にすることが
できる。一方、連続モード時においては、Ｃ−
MEX−Ｎ信号が示されても（従来のＥ／Ｃ−
MEX信号と同じタイミングで出力される）、AND
回路１５〜２０、OR回路２１，２２、およびフ
リツプフロツプ２３，２４など数数の論理ゲート
を介しているので、出力信号であるMEX信号が
出力されるまでに相当の時間を要する。しかし、
一たび定常動作に入れば、従来の方式の説明のと
ころで述べたように、十分に高速になるので問題
はない。 以上のように、本発明によれば、不連続な１語
のデータアクセス時のＥ−MEX−Ｎ信号を早め
に出力することができ、かつ、すばやくMEX信
号を出力することができるので、不連続な１語の
データアクセス時間が減少して、高速にすること
ができる。
大きい構成を持ち、かつ連続アドレスに対するメ
モリアクセス方式をとつた計算機において、連続
モードでない一語転送に対するメモリアクセスを
高速化するメモリ起動方式に関する。 従来、メモリの連続したアドレスの内容をアク
セスする時の高速化を目的としてコンテイニユー
モード方式が採用されている。 第１，２図は前記従来のメモリアクセス方式を
説明するための図で、メモリ１とBPU（処理装
置）５内のレジスタ間のデータの転送方式を示
す。第１図は、メモリ１の内容をBPU５内のレ
ジスタに転送する読入（Read）系、第２図は、
BPU５内のレジスタの内容をメモリ１に転送す
る書込（Write）系を示している。図において、
２は32ビツトバス、３はMCU（メモリ制御装
置）、４は16ビツトバス、６，７はバツフア、８
はセレクタ、９は後述するＥ／Ｃ−MEX−Ｎメ
モリ起動信号ラインで、CONT信号ライン１１が
ONのときはＣ−MEX−Ｎ信号を、またOFFのと
きはＥ−MEX−Ｎ信号を、それぞれ区別して伝
送する。１０はＲ／Ｗ信号ライン、１２はADDR
信号ライン、１３はMEX信号ライン、１４は
MIR（マイクロ命令レジスタ）である。 第１図の読込系におけるメモリアクセス方式を
説明する。BPU５のMIR１４からメモリ要求が
出力されるとMCU３は、Ｒ／Ｗ信号ライン１０
上の信号よりその時のRead／Writeを、また
CONT信号ライン１１上の信号よりその時のコン
テイユニーのフアンクシヨンを解読する。仮に
MIR１４からのメモリ要求がコンテイニユーのリ
ードモードであると解読されたとすると、その解
読後、メモリ１はMEX信号により起動をかけら
れ、メモリ１の内容は同時に２語読出されて32ビ
ツトバス２を介してMCU３内のバツフア６，７
に入れられる。ここで偶数アドレイはバツフア６
に、奇数アドレスはバツフア７に入れられる。次
いで、BPU５からのアドレス情報であるADDR信
号ライン１２上の信号により、偶数アドレス時は
バツフア６のデータが、奇数アドレス時はバツフ
ア７のデータがBPU５に送られる。 今、メモリ要求が偶数アドレスであつた場合
は、次のアドレスのデータがバツフア７に入れら
れているから、次にコンテイニユーモードのアク
セスがあると、MCU３はメモリ１に起動をかけ
ることなく直ちに、バツフア７のデータをBPU
５に送出する。 Ｒ／Ｗ、ADDR、CONT信号を用いて前述のよ
うな判断を必要とするため、Ｅ／Ｃ−MEX信号
は、それらの判断が終了するまで出力できない。
従つて、BPU５からの各信号のタイムチヤート
は、第３図のようになる。すなわちＲ／Ｗ信号、
ADDR信号、CONT信号が出力された後、メモリ
１に起動をかけるためのアクテイブなＥ／Ｃ−
MEX信号が出力され、その後MCU３からライン
１３を介してメモリ１にメモリ起動信号MEXが
出力され、メモリ読込みが可能となる。 このように連続したアドレスを読出したい時
は、次アドレスのデータがバツフアに退避されて
いるため、メモリに起動をかけなくても次アドレ
スのデータをバツフアからBPU内レジスタに読
込むことができる。したがつて、高速なアクセス
が可能である。 しかしながら、不連続な１語のデータを読込む
場合にも、前記した連続メモリアクセスと同様の
判断が必要となるため、メモリ起動信号Ｅ／Ｃ−
MEX−Ｎ信号がBPU５から出力されてから、
MCUがメモリ１に対する起動信号MEX信号を出
力するまでに相当の時間を要するため、転送時間
が長くなるという欠点がある。 以上のことは書込系の場合も同様で、第２図に
示されているようにメモリ１の連続したアドレス
に、BPU５内にあるレジスタの内容を書込む場
合は高速であるが、メメモリ１に不連続な１語の
データを書込む場合は転送時間が長くなるという
欠点がある。 本発明の目的は、連続してデータをアクセスす
る方式は従来通りとし、不連続な１語のデータを
アクセスする場合に高速化を図り得るようなメモ
リ起動方式を提供するにある。 本発明の特徴は、従来方式に使われているメモ
リ起動信号Ｅ／Ｃ−MEXを、連続してデータを
アクセスする場合の起動信号Ｃ−MEX−Ｎ信号
の伝送専用にし、１語のデータをアクセスする不
連続起動信号Ｅ−MEX−Ｎ信号ラインを独立さ
せて設け、Ｅ−MEX−Ｎ信号を第４図に示すよ
うに、Ｒ／Ｗ信号、ADDR信号が出力される前に
MIRから出力すると共に、メモリに対する起動信
号MEXをOR回路のみを介して取り出すようにす
ることにより、１語のデータをアクセスする際の
メモリ起動信号MEX信号が従来の方式よりも早
くMCUから出力されるようにした点にある。 本発明の一実施例を第５図によつて説明する。
メモリ起動信号MEX信号は、連続モード時にお
いて、読込系、書込系のそれぞれに下記の条件で
出力される。 読込系… CONT・Ｃ−MEX−Ｎ・BUFFER２ ・READ …(1) 書込系… CONT・Ｃ−MEX−Ｎ・１ ・ …(2) したがつて、メモリ起動信号MEXの出力条件
は、(1)＋(2)より CONT・Ｃ・MEX−Ｎ・（１ ・＋BUFFER２・READ） …(3) となる。上記の論理式(3)を論理図で表わすと、第
５図の点線枠内のようになる。ここで、DTフリ
ツプフロツプ２３の出力信号Q1と、DTフリツプ
フロツプ２４の出力信号Q2はそれぞれBUFFER
１・BUFFER２の信号を示しており、それぞれ
下記の意味を持つ。 BUFFER１は、連続的に増加するアドレスで
BPUがメモリヘライトする際、偶数アドレス指
定時のみ、ONになる信号である。前記(2)式で
は、本発明がOFFの時、つまり奇数アドレス指
定時にメモリ起動信号MEXが出力できることを
示す。 また、BUFFER２は、連続的に増加するアド
レスでBPUがメモリをリードする際、偶数アド
レス指定時のみ、ONになる信号であり、前記(1)
式では本信号がONの時メモリ起動信号MEXが出
力できることを示す。 つまり、BUFFER１，２は、連続メモリアク
セス要求時に１回のメモリアクセス要求置きに、
メモリに対するメモリ起動がかかる様にするため
の条件信号となるものである。 １語のデータアクセス時に用いる起動信号Ｅ−
MEX−Ｎ信号は、連続してデータをアクセスす
る場合の起動信号Ｃ−MEX−Ｎ信号とは別に設
け、第４図に示されているように、Ｒ／Ｗ信号、
ADDR信号が出力される前にMIR１４から出力さ
れるようにする。そして、Ｅ−MEX−Ｎ信号は
OR回路２２のみを介してメモリ１に転送するよ
うにする。 上記の本発明の実施例によれば、不連続な１語
のデータアクセス時に用いる起動信号Ｅ−MEX
−Ｎ信号を連続データアクセス時のＣ−MEX−
Ｎ信号と別に設けたので、従来の問題となつてい
た、連続、不連続モードの判断の必要がなくな
り、前記起動信号Ｅ−MEX−Ｎ信号をCONT信
号より早くMIRから出力することができる。さら
に、Ｅ−MEX−Ｎ信号はOR回路を１段介してい
るにすぎないから、Ｅ−MEX−Ｎ信号をADDR
信号、Ｒ／Ｗ信号よりも早く出力しても、OR回
路のデイレーにより、MEX信号の出力が少し遅
れて、そのためにADDR信号、Ｒ／Ｗ信号の確定
後のMEX信号を出力できる。これにより、Ｅ−
MEX−Ｎ信号を出力してからゲート１段という
最小の遅れ時間でMEXを出力できるために、不
連続な１語のデータアクセスを高速にすることが
できる。一方、連続モード時においては、Ｃ−
MEX−Ｎ信号が示されても（従来のＥ／Ｃ−
MEX信号と同じタイミングで出力される）、AND
回路１５〜２０、OR回路２１，２２、およびフ
リツプフロツプ２３，２４など数数の論理ゲート
を介しているので、出力信号であるMEX信号が
出力されるまでに相当の時間を要する。しかし、
一たび定常動作に入れば、従来の方式の説明のと
ころで述べたように、十分に高速になるので問題
はない。 以上のように、本発明によれば、不連続な１語
のデータアクセス時のＥ−MEX−Ｎ信号を早め
に出力することができ、かつ、すばやくMEX信
号を出力することができるので、不連続な１語の
データアクセス時間が減少して、高速にすること
ができる。
第１，２図は従来のコンテイニユーモード方式
のブロツク図、第３，４図は第１，２図の従来の
方式と本発明による方式の各信号のタイムチヤー
ト図、第５図は本発明の一実施例の回路図を示
す。 １…メモリ、２…32ビツトバス、３…MCU、
４…16ビツトバス、５…BPU（処理装置）、６，
７…バツフア、８…セレクタ、９…Ｅ／Ｃ−
MEXメモリ起動信号ライン、１０…Ｒ／Ｗ信号
ライン、１１…CONT信号ライン、１２…ADDR
信号ライン、１３…MEX信号ライン、１４…
MIR。
のブロツク図、第３，４図は第１，２図の従来の
方式と本発明による方式の各信号のタイムチヤー
ト図、第５図は本発明の一実施例の回路図を示
す。 １…メモリ、２…32ビツトバス、３…MCU、
４…16ビツトバス、５…BPU（処理装置）、６，
７…バツフア、８…セレクタ、９…Ｅ／Ｃ−
MEXメモリ起動信号ライン、１０…Ｒ／Ｗ信号
ライン、１１…CONT信号ライン、１２…ADDR
信号ライン、１３…MEX信号ライン、１４…
MIR。
Claims (1)
- 【特許請求の範囲】 １ メモリバス幅が処理装置バス幅より大きい構
成をとつた計算機において、連続アドレスに対す
るメモリアクセス時の処理装置５からのメモリ起
動信号と、不連続な１語転送に対するメモリアク
セス時の処理装置５からのメモリ起動信号をそれ
ぞれ独立に設けられた信号ラインを介して転送す
るようにしたことを特徴とするメモリ起動方式。 ２ 連続アドレスに対するメモリアクセス時の処
理装置（BPU）からのメモリ起動信号をメモリ
制御装置（MCU）に入力し、前記メモリ制御装
置から出力されたメモリ起動信号と、不連続な一
語転送に対するメモリアクセス時の処理装置から
のメモリ起動信号との論理和を取り、その論理和
出力をメモリに転送するようにしたことを特徴と
する特許請求の範囲第１項記載のメモリ起動方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1613279A JPS55110356A (en) | 1979-02-16 | 1979-02-16 | Memory start system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1613279A JPS55110356A (en) | 1979-02-16 | 1979-02-16 | Memory start system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55110356A JPS55110356A (en) | 1980-08-25 |
| JPS627583B2 true JPS627583B2 (ja) | 1987-02-18 |
Family
ID=11907958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1613279A Granted JPS55110356A (en) | 1979-02-16 | 1979-02-16 | Memory start system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55110356A (ja) |
-
1979
- 1979-02-16 JP JP1613279A patent/JPS55110356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55110356A (en) | 1980-08-25 |
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