JPS6275733A

JPS6275733A - マイクロコンピユ−タ

Info

Publication number: JPS6275733A
Application number: JP21453985A
Authority: JP
Inventors: Tadashi Kamata; 忠鎌田
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-04-07
Anticipated expiration: 2011-01-10
Also published as: JPH081597B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、プログラミングが効果的に実行され、特に
ジャンプ命令かない状態で高速なデータ取り込み処理が
実行できるように改良したマイクロコンピュータに関す
る。

［背景技術］マイクロコンピュータにおいて、例えはデータの取り込
み処理を実行させる場合、この取り込み処理の流れ全体
に対応して一連の連続したプログラムか設定される。し
たがって、このプログラムは必然的に長いものとなり、
またプログラムを設定する上での自由度か制限される状
態にある。また、この一連のプログラムを効果的にｆｌ
Ｉ用するためにジャンプ命令ｔ９か出されるものである
か、このような命令を出した場合にプログラムかＶ走す
るような危険性も存在し、高速なデータ取り込み処理を
容易に実行させることが困難となるものであった。

［発明か解決しようとする問題点］この発明は上記のような点に鑑みなされたもので、ジャ
ンプ命令等を使用することなく且つサブルーチン等を効
果的に使用できるようにして、プログラムの暴走を確実
に阻止することができ、しかもプログラミングのし易い
ようにして、高速なデータ取り込み処理が容易に実行さ
れるようにするマイクロコンピュータを提供しようとす
るものである。

［問題点を解決するための手段］すなわち、この発明に係るマイクロコンピュータにあっ
ては、サブプログラムを記憶設定するためにそれぞれ独
立した複数の記憶装置を設定するものであり、このサブ
プログラムの実行順序を、指定するプログラムをプログ
ラマブルロジックアレイによって構成したデコーダに対
して設定させるようにする。そして、プログラミングの
計数データの下位ビットで上記記憶装置をＩ１１御し、
同じく上位ビットは上記デコーダでデコードされるよう
にしているもので、上記カウンタの下位ビットでサブプ
ログラムが指定され、上位ビットでこのサブプログラム
の実行順序が指定されるようにしているものである。

［作用］上記のように構成されるマイクロコンピュータにあって
は、複数の記憶装置に対してプログラムが複数のサブプ
ログラムに分割された状態で記憶設定されるようになり
、したがってプログラムの重複するような部分を共用し
て、記憶プログラムに対して実質プログラム長を長くす
ることが可能となる。また、プログラムが小さな単位で
考えられるものであるため、プログラムを設計する上で
自由度が増すようになる。そして、上記複数の記憶装置
にそれぞれ記憶された複数のサブプログラムがプログラ
ムカウンタの下位ビットによってアドレス指定され読み
出されるようになるものであるため、そのサブプログラ
ムが短い周期で繰返し読み出されるようになる。そして
、このサブプログラムの実行順序がデコーダによって設
定されるものであり、このデコーダを構成するプログラ
マブルロジックアレイをプログラミングすることによっ
て、この実行順序が自由に決定できるようになる。

［発明の実施例］以下、図面を膠照してこの発明の一実施例を説明する。

添附図面はその構成を示すもので、命令内容を記憶する
例えばＲＯＭによって構成される記憶装置２１を備える
。この記憶装置２１は、第１乃至第４の記憶要素２１ａ
〜２Ｌｄによって構成されるもので、その各記憶要素２
１ａ〜２１ｄはそれぞれ１〜４．５〜８．９〜１２、お
よび１３〜１６で示す３４バイトづつ合計１６バイトと
して構成されている。そして、上記各記憶要素２Ｌａ〜
２１ｄそれぞれには、命令内容に対応する例えばＡ、Ｂ
、Ｃ。

Ｄのサブプログラムが記憶設定されているものである。

この記憶装置２１のプログラムはプログラムカウンタ２
２によって選択される。この場合、このプログラムカウ
ンタ２２は例えば６ビツトの計数信号を発生するように
６段２２ａ〜２２ｆ’によって構成されるもので、その
下位２ビツトに対応する下位２段２２ｅ　、　２２ｆか
らの論理「１」の出力信号Ｑ１および論理「０」の出力
信号ζは、アンドゲート群２３によってデコードする。

そして、このデコードされた１〜４の計数値にそれぞれ
対応して、上記記憶要素２２ａ〜２２ｄの各バイト記憶
部が先頭から順次指定されるようにしている。

上記プログラムカウンタ２２の上位４ビツトの計数値デ
ータは、デコーダ２４によってデコードされるようにす
る。ここで、このデコーダ２４はプログラマブル・ロジ
ックアレイによって構成されているものであり、上記記
憶装置２１と同時にプログラミング可能に構成されてい
る。そして、このプログラマブル・ロジックアレイ２４
はアンド平面２５とオア平面２Ｂを備えるもので、この
アンド平面２５およびオア平面２６で、上記プログラム
カウンタ２２の上位４ビツトの計数値をデコードするよ
うにしている。

上記記憶装置２１の出力はセンスアンプおよび出力ラッ
チ回路２７に供給されるものであり、またデコーダ２４
からの信号線２８はプログラムカウンタ２２をリセット
するものである。

次に、上記のように構成されるマイクロコンピュータの
動作を具体的な例にしたがって説明すると、まずプログ
ラムは（１〜４）、（５〜８）、（９〜１２）、（１３
〜１６）の４つのグループに分け、この各グループをそ
れぞれサブプログラムＡ、Ｂ、Ｃ，Ｄと呼ぶことにする
。そして、この各サブプログラム内の命令の実行順序は
、プログラムカウンタ２２の下位２ビツトによって決定
されるもので、例えば記憶要素２１ａに設定されるサブ
プログラムＡにあっては、１→２−３→４のように先頭
から順番に実行される。

また、」−記サブプログラムＡ−Ｄの実行順序は、プロ
グラムカウンタ２２の上位４ビツトのデコーダ２４をプ
ログラムすることによって決定されるようになる。例え
ば、プログラミング２２の上位４ヒツトの計数値に対応
して、Ａ→Ｂ−Ａ−Ｃ−Ａ−Ｄ−Ａ−Ｂ−Ａ→Ｄの繰返しのよ
うにサブプログラムの実行順序がデコーダ２４に設定さ
れるものである。

この場合、上記サブプログラムＡに対して、外部からの
データを取り込み処理しフラグを立てるプログラムを設
定したとすると、上記プログラムの一周が４０命令のサ
イクルであるのに対して、データの取り込み処理はプロ
グラムカウンタ２２の下位２ビツトに対応する４命令サ
イクル毎に実行され、高速のデータの取り込み処理が可
能な状態となるものである。

しかも、この命令サイクルは常に４０命令サイクルに設
定されるものであり、ジャンプ命令等が存在しないもの
であるため、タイマー動作が容易に実行できるようにな
る。そして、プログラムの暴走が発生する危険も効果的
に抑制できるものである。

［発明の効果］以上のようにこの発明に係るマイクロコンピュータにあ
っては、充分に高速なデータの取り込み処理が実行でき
るものであると共に、プログラムの属走等の危険性も少
ない状態とすることかできるものであり、信頼性の高い
ものとすることができる。また、プログラムが複数のサ
ブプログラムに分割設定できるものであるため、実質上
のプログラム長を長くすることが容易であり、プログラ
ミングの自由度も効果的に増加させることができ、論理
を立てる上でも充分に簡易化することか可能となるもの
である。

【図面の簡単な説明】

添附図面はこの発明の一実施例に係るマイクロコンピュ
ータの構成を説明する回路構成図である。１１・・・記憶装置、２２・・・プログラムカウンタ、
２３・・アントジゲート群、２４・・・デコーダ（プロ
グラマブル・ロジックアレイ）。

Claims

【特許請求の範囲】それぞれ独立したサブプログラムを記憶した複数の記憶
手段と、この複数の記憶手段それぞれに記憶された複数のサブプ
ログラムの実行順序をプログラムしたプログラマブルロ
ジックアレイにより構成したデコーダと、特定される下位ビットで上記複数の記憶手段を制御し、
残りの上位ビットは上記デコーダでデコードされるよう
にしたプログラムカウンタとを具備し、このプログラムカウンタの下位ビットでサブプログラム
が指定され、上位ビットでこのサブプログラムの実行順
序が指定されるようにしたことを特徴とするマイクロコ
ンピュータ。