JPS6273499A - プロセツサの制御コ−ド記憶装置 - Google Patents
プロセツサの制御コ−ド記憶装置Info
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- JPS6273499A JPS6273499A JP61184387A JP18438786A JPS6273499A JP S6273499 A JPS6273499 A JP S6273499A JP 61184387 A JP61184387 A JP 61184387A JP 18438786 A JP18438786 A JP 18438786A JP S6273499 A JPS6273499 A JP S6273499A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F8/60—Software deployment
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- G06F8/66—Updates of program code stored in read-only memory [ROM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Stored Programmes (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読取り専用メモリに含まれるコードを訂正（パ
ッチング）するための装置に関する。
ッチング）するための装置に関する。
読取り専用メモリＲＯＭに組込まれたコードまたはプロ
グラムの制御下で働く全てのプロセッサに現われる問題
は、コードは一度記憶されると、設計上の問題や誤動作
が起きても変更することが出来ないので訂正が全く不可
能なことである。
グラムの制御下で働く全てのプロセッサに現われる問題
は、コードは一度記憶されると、設計上の問題や誤動作
が起きても変更することが出来ないので訂正が全く不可
能なことである。
この問題に対する既知の解決策はエラーの起きたＲＯＭ
を訂正されたコードを含む新たなモジュールにより置き
換えることである。この解決策は大量に生産され、多数
の顧客に納入される大規模製造の機械には受は入れられ
ない。
を訂正されたコードを含む新たなモジュールにより置き
換えることである。この解決策は大量に生産され、多数
の顧客に納入される大規模製造の機械には受は入れられ
ない。
コードを読取り／書込みメモリＲＡＭに書込むことも不
可能である。何故ならば、この種のメモリは低密度であ
り、さらに読取り専用メモリよりも高価であるからであ
る。
可能である。何故ならば、この種のメモリは低密度であ
り、さらに読取り専用メモリよりも高価であるからであ
る。
置換されるコードのための訂正（バッチ）メモリとして
ＲＡＭメモリを用いることは既に知られている。そのよ
うな技術はエラーが検出されたとき訂正されたコードが
記憶されるＲＡＭロケーションを指す分岐命令を、コー
ド内の選ばれた場所にコード設計者が設けることを前提
としている。
ＲＡＭメモリを用いることは既に知られている。そのよ
うな技術はエラーが検出されたとき訂正されたコードが
記憶されるＲＡＭロケーションを指す分岐命令を、コー
ド内の選ばれた場所にコード設計者が設けることを前提
としている。
この解決策を実行するには、コード設計者は分岐命令が
必要な場所、すなわちエラーが起きる見込みの大きい場
所を選ばねばならない０分岐命令はたとえエラーがなく
ても実行されねばならないので、そのようなコードの制
御下で働く機械の性能は低下する。
必要な場所、すなわちエラーが起きる見込みの大きい場
所を選ばねばならない０分岐命令はたとえエラーがなく
ても実行されねばならないので、そのようなコードの制
御下で働く機械の性能は低下する。
したがって、本発明の目的は、エラーが検出されたとき
プロセッサの性能を損うことなくコードが訂正できるよ
うな方法でマシンの制御コードを記憶する装置および方
法を提供することにある。
プロセッサの性能を損うことなくコードが訂正できるよ
うな方法でマシンの制御コードを記憶する装置および方
法を提供することにある。
本発明の別の目的は上記方法を実行するためのアドレス
指定機構を提供することにある。
指定機構を提供することにある。
本発明による装置および方法は次の様に読取り専用メモ
リＲＯＭおよび読取り／ＩＦ込みメモリＲＡＭにコード
を記憶することにある。コードの大部分をＲＯＭメモリ
に記憶し、ｎ命令毎に１つの命令をＲＡＭメモリに記憶
する。これを行なうため、コードをｎ個の命令を含むブ
ロックに仮想的に分割し、ブロックの最初の命令をＲＡ
Ｍメモリに記憶し、さらに以後のｎ−１個の命令をＲＯ
Ｍメモリに記憶する。このように定義したブロックの少
なくとも１つの命令の実行中に誤動作が起きたときは、
対応する訂正されたブロックをＲＡＭに記憶する。エラ
ーのあるブロックの前のＲＡＭメモリに置かれた命令を
、訂正されたコードを指示する分岐命令に変更する。
リＲＯＭおよび読取り／ＩＦ込みメモリＲＡＭにコード
を記憶することにある。コードの大部分をＲＯＭメモリ
に記憶し、ｎ命令毎に１つの命令をＲＡＭメモリに記憶
する。これを行なうため、コードをｎ個の命令を含むブ
ロックに仮想的に分割し、ブロックの最初の命令をＲＡ
Ｍメモリに記憶し、さらに以後のｎ−１個の命令をＲＯ
Ｍメモリに記憶する。このように定義したブロックの少
なくとも１つの命令の実行中に誤動作が起きたときは、
対応する訂正されたブロックをＲＡＭに記憶する。エラ
ーのあるブロックの前のＲＡＭメモリに置かれた命令を
、訂正されたコードを指示する分岐命令に変更する。
命令のにビットのアドレスを通常通りコード・アドレス
・バス上に与える。ｎが２の累乗に等しいときは、に−
ｘ個の最上位ビット（ｎ＝２ ）が記憶され、かつＲ
ＯＭメモリの代りにＲＡＭメモリから実行される命令の
アドレスを定義する。
・バス上に与える。ｎが２の累乗に等しいときは、に−
ｘ個の最上位ビット（ｎ＝２ ）が記憶され、かつＲ
ＯＭメモリの代りにＲＡＭメモリから実行される命令の
アドレスを定義する。
アドレス指定回路はこのアドレス属性を認識して、ＲＯ
ＭメモリではなくＲＡＭメモリの、コード・アドレスの
に一１個の最上位ビットにより定義されたロケーション
に記憶される命令を取出すことができる。
ＭメモリではなくＲＡＭメモリの、コード・アドレスの
に一１個の最上位ビットにより定義されたロケーション
に記憶される命令を取出すことができる。
第１図に示すように１本発明が実施されているプロセッ
サは、アドレス指定回路１を包含しており、この回路は
メモリ・アドレス・ビットを発生し、該ビットはプロセ
ッシング・ユニット１１からコード・アドレス・バス９
に与えられたコード・アドレス・ビットからバス３上の
ＲＯＭメモリ５とＲＡＭメモリ７に与えられる。
サは、アドレス指定回路１を包含しており、この回路は
メモリ・アドレス・ビットを発生し、該ビットはプロセ
ッシング・ユニット１１からコード・アドレス・バス９
に与えられたコード・アドレス・ビットからバス３上の
ＲＯＭメモリ５とＲＡＭメモリ７に与えられる。
バス９からのアドレス・ビットはゲート手段１３に与え
られ、ゲート手段１３はメモリ・アドレス・ビットをバ
ス３に、ＲＡＭ／ＲＯＭメモリ選択信号をｔｌＡ４に与
え、上記メモリ・アドレス・ビットと選択信号はコード
・アドレスのＸ個の最下位ビットの値に応じてＲＡＭメ
モリ７またはＲＯＭメモリ５をアクセスさせる。
られ、ゲート手段１３はメモリ・アドレス・ビットをバ
ス３に、ＲＡＭ／ＲＯＭメモリ選択信号をｔｌＡ４に与
え、上記メモリ・アドレス・ビットと選択信号はコード
・アドレスのＸ個の最下位ビットの値に応じてＲＡＭメ
モリ７またはＲＯＭメモリ５をアクセスさせる。
本発明の好適な一実施例では、Ｘを３に等しく選ぶが、
このことは８命令毎に１つの命令をＲＡＭに記憶し、ア
ドレスの３個の最下位ビットを試験することを意味する
。それらが０に等しいときは、ゲート手段はＲＡＭメモ
リを選択するため作用する選択信号を線４に与え、また
バス３に、ＲＡＭメモリの訂正（バッチ）領域が訂正（
バッチ）領域に対する分岐命令の実行によりアドレスさ
れるときを除いて所期のＲＡＭロケーションをアクセス
するためコード・アドレスのｋ −ｘ個の最上位アドレ
ス・ビットを与える。コード・アドレスのこれら最下位
ビットが０に等しくないときは、ゲート手段はＲＯＭメ
モリを選択するため作用する選択信号を線４に与え、さ
らに所期のＲＯＭロケーションをアクセスす葛だめに個
のコード・アドレス・ビットをバス３に与える。
このことは８命令毎に１つの命令をＲＡＭに記憶し、ア
ドレスの３個の最下位ビットを試験することを意味する
。それらが０に等しいときは、ゲート手段はＲＡＭメモ
リを選択するため作用する選択信号を線４に与え、また
バス３に、ＲＡＭメモリの訂正（バッチ）領域が訂正（
バッチ）領域に対する分岐命令の実行によりアドレスさ
れるときを除いて所期のＲＡＭロケーションをアクセス
するためコード・アドレスのｋ −ｘ個の最上位アドレ
ス・ビットを与える。コード・アドレスのこれら最下位
ビットが０に等しくないときは、ゲート手段はＲＯＭメ
モリを選択するため作用する選択信号を線４に与え、さ
らに所期のＲＯＭロケーションをアクセスす葛だめに個
のコード・アドレス・ビットをバス３に与える。
第１図に概略的に示すように、ＲＯＭメモリ５は命令ｍ
ｌ、ｍ２・・・ｍ７；ｍ９・・・ｍ１５；ｍ１７・・・
等を含んでおり、ＲＡＭメモリ７は命令ｍ０１ｍ８；ｍ
１６等を含んでいる。したがって、コードは次のように
実行される。ＲＡＭ７から最初の命令ｍｏ、次にＲＯＭ
５から７個の命令ｍ１−ｍ７、次にＲＡＭ７から命令ｍ
８という具合である。
ｌ、ｍ２・・・ｍ７；ｍ９・・・ｍ１５；ｍ１７・・・
等を含んでおり、ＲＡＭメモリ７は命令ｍ０１ｍ８；ｍ
１６等を含んでいる。したがって、コードは次のように
実行される。ＲＡＭ７から最初の命令ｍｏ、次にＲＯＭ
５から７個の命令ｍ１−ｍ７、次にＲＡＭ７から命令ｍ
８という具合である。
ＲＡ Ｍメモリ７は上で定義した命令を含むコード領域
と、エラーを含むブロックを訂正（パッチング）するた
め用いる訂正（バッチ）領域を有する。そのようなブロ
ックが発見されたときは、通常ＲＡＭメモリに記憶され
ている命令を含む訂正されたブロックを、通常ブロック
の最初の命令を含むＲＡＭロケーションに見出されるア
ドレスをアドレスにおける訂正（パッチ）領域に記憶す
る。
と、エラーを含むブロックを訂正（パッチング）するた
め用いる訂正（バッチ）領域を有する。そのようなブロ
ックが発見されたときは、通常ＲＡＭメモリに記憶され
ている命令を含む訂正されたブロックを、通常ブロック
の最初の命令を含むＲＡＭロケーションに見出されるア
ドレスをアドレスにおける訂正（パッチ）領域に記憶す
る。
このことはこのロケーションの内容を分岐アトＬ／ス値
に変更することを意味する。したがって、このＲＡＭメ
モリ・ロケーションがアドレスされると、訂正（パッチ
）領域への分岐が生じ、エラーを含むＲＯＭブロックの
代りに訂正された命令ブロックが実行される。
に変更することを意味する。したがって、このＲＡＭメ
モリ・ロケーションがアドレスされると、訂正（パッチ
）領域への分岐が生じ、エラーを含むＲＯＭブロックの
代りに訂正された命令ブロックが実行される。
ＲＡＭ訂正領域に記憶された訂正されたブロックの終り
に、通常のコードの実行に戻るよう分岐命令を記憶する
。
に、通常のコードの実行に戻るよう分岐命令を記憶する
。
分岐アドレスは特定の構成を有する。これは訂正された
コードをＲＡＭメモリで実行するとき訂正されたブロッ
クの終りの分岐命令を実行するまでバス９上のコード・
アドレスのシフトは全く生じないことを保証するので、
訂正（パッチ）領域をアクセスする時間の間、線４上の
選択信号はＲＡＭを選択するよう作用し、さらにバス３
上のメモリ・アドレス・ビットはバス９上のコード・ア
。
コードをＲＡＭメモリで実行するとき訂正されたブロッ
クの終りの分岐命令を実行するまでバス９上のコード・
アドレスのシフトは全く生じないことを保証するので、
訂正（パッチ）領域をアクセスする時間の間、線４上の
選択信号はＲＡＭを選択するよう作用し、さらにバス３
上のメモリ・アドレス・ビットはバス９上のコード・ア
。
ドレス・ビットと同じとなる。
第２図はｋが１３に等しく選ばれ、さらにＸが３に等し
い特定の場合においてメモリ・アドレス・ビットをバス
３に、ＲＡＭ／ＲＯＭ選択信号を線４に発生するアドレ
ス指定回路を示す、当業者はｋおよびＸが別の値を有す
る場合にこの回路を変更できるであろう。
い特定の場合においてメモリ・アドレス・ビットをバス
３に、ＲＡＭ／ＲＯＭ選択信号を線４に発生するアドレ
ス指定回路を示す、当業者はｋおよびＸが別の値を有す
る場合にこの回路を変更できるであろう。
シフト制御回路２０はその出力線２２に、ＲＡＭのコー
ド領域内の命令がアクセスさせるときバス９上のコード
・アドレス・ビットを最下位ビットの方にシフトされる
ように作用するシフト制御信号を発生する。出力線２２
上のシフト制御信号が不作用でなければならないのは、
ＲＡＭの訂正（パッチ）領域がアクセスされるとき、す
なわち訂正（パッチ）領域にお−ける訂正されたブロッ
クを指示するためＲＡＭコード領域から読まれた分岐命
令のデコーディングによりＲＡＭアドレスが与えられる
ときである。
ド領域内の命令がアクセスさせるときバス９上のコード
・アドレス・ビットを最下位ビットの方にシフトされる
ように作用するシフト制御信号を発生する。出力線２２
上のシフト制御信号が不作用でなければならないのは、
ＲＡＭの訂正（パッチ）領域がアクセスされるとき、す
なわち訂正（パッチ）領域にお−ける訂正されたブロッ
クを指示するためＲＡＭコード領域から読まれた分岐命
令のデコーディングによりＲＡＭアドレスが与えられる
ときである。
シフト制御回路２０はＮＡＮＤゲート２６を含み、ゲー
ト２６はその入力の３つにバス９からのコード・アドレ
スのインバータ２１．２３．２５により反転された最下
位ビット１２．１１．１０を受取り、その４番目の入力
にＲＡＭ７の訂正（パッチ）領域がアドレスされたとき
、（ビット０１１＝０）にのみ作用する（レベルＯ）抑
止信号を受取る。したがって、コード・アドレスの３個
の最下位ビットがＯであるとき、さらに訂正（パッチ）
領域がアドレスされないときは、線２２上の出力信号は
、後述するように、レベルＯで作用し、バス９上のアド
レス・ビットをシフト回路３０においてシフトさせる。
ト２６はその入力の３つにバス９からのコード・アドレ
スのインバータ２１．２３．２５により反転された最下
位ビット１２．１１．１０を受取り、その４番目の入力
にＲＡＭ７の訂正（パッチ）領域がアドレスされたとき
、（ビット０１１＝０）にのみ作用する（レベルＯ）抑
止信号を受取る。したがって、コード・アドレスの３個
の最下位ビットがＯであるとき、さらに訂正（パッチ）
領域がアドレスされないときは、線２２上の出力信号は
、後述するように、レベルＯで作用し、バス９上のアド
レス・ビットをシフト回路３０においてシフトさせる。
訂正（パッチング）をＲＡＭに実施するときは。
エラーのブロックに先行するコードＲＡＭロケーション
の内容を、訂正（パッチ）領域ロケーションを指示する
命令に変更する。
の内容を、訂正（パッチ）領域ロケーションを指示する
命令に変更する。
訂正（パッチ）領域アドレスではそれらの３個の最下位
ビットは一瞬の間０になることがあるので、線２２上の
シフト制御信号はそのとき不作用（レベル１）でなけれ
ばならない。したがって。
ビットは一瞬の間０になることがあるので、線２２上の
シフト制御信号はそのとき不作用（レベル１）でなけれ
ばならない。したがって。
ＲＡ Ｍアドレスが２個の最上位ビットは常に０で。
あり、さらにＲＯＭアドレスの２つの最上位ビットの少
くとも１つが常に１である本発明の特定の実施例では、
バス９上のコード・アドレスの２個の最上位ビットがＯ
であるとき、これは訂正（パッチ）領域に対する分岐命
令が実行されることを意味するが、シフト制御信号をた
とえビット１２゜１１および１ｏが０であっても不作用
にする。バス９上のコード・アドレスの最上位ビット０
および１をＯＲ回路２８に与える。したがって、これら
のビットがＯであるときは、ＮＡＮＤゲート２６の抑止
入力にその出力が接続されているＯＲ回路２８は線２２
上のシフト制御信号が作用するのを防止する。
くとも１つが常に１である本発明の特定の実施例では、
バス９上のコード・アドレスの２個の最上位ビットがＯ
であるとき、これは訂正（パッチ）領域に対する分岐命
令が実行されることを意味するが、シフト制御信号をた
とえビット１２゜１１および１ｏが０であっても不作用
にする。バス９上のコード・アドレスの最上位ビット０
および１をＯＲ回路２８に与える。したがって、これら
のビットがＯであるときは、ＮＡＮＤゲート２６の抑止
入力にその出力が接続されているＯＲ回路２８は線２２
上のシフト制御信号が作用するのを防止する。
回路３０はＡＮＤゲート３２．３４．３６．論理回路３
８−〇から３８−９およびインバータ４０を含んでいる
。
８−〇から３８−９およびインバータ４０を含んでいる
。
ＡＮＤゲート３２．３４および３６の最初の入力はコー
ド・アドレス・バス９からビット０．１および２をそれ
ぞれ受取る。ＮＡＮＤゲート２６の出力線２２はこれら
ＡＮＤゲート３２．３４および３６の２番目の入力に接
続されるので、シフ−ト制御信号がレベルＯにおいて作
用するとき、これらのＡＮＤゲートはバス３上のメモリ
・アドレス・ビットのビットＯ１１，２であるＯ出力信
号を与える。
ド・アドレス・バス９からビット０．１および２をそれ
ぞれ受取る。ＮＡＮＤゲート２６の出力線２２はこれら
ＡＮＤゲート３２．３４および３６の２番目の入力に接
続されるので、シフ−ト制御信号がレベルＯにおいて作
用するとき、これらのＡＮＤゲートはバス３上のメモリ
・アドレス・ビットのビットＯ１１，２であるＯ出力信
号を与える。
線２２上のシフト信号が不作用である。すなわちレベル
１にあるときは、ＡＮＤゲートはバス９上のコード・ア
ドレスのビットＯ１１，２をバス３のメモリ・アドレス
のビット０．１．２として与える。
１にあるときは、ＡＮＤゲートはバス９上のコード・ア
ドレスのビットＯ１１，２をバス３のメモリ・アドレス
のビット０．１．２として与える。
回路３８−〇ないし３８−９の各々はバス９上のコード
・アドレスの２つのビットを受取り、線２２上のシフト
制御信号が作用しているか否かに応じてそれらのビット
の一方または他方をその出力に与える０例えば、回路３
８−０はコード・アドレス・バス９からビット３および
Ｏを受取り。
・アドレスの２つのビットを受取り、線２２上のシフト
制御信号が作用しているか否かに応じてそれらのビット
の一方または他方をその出力に与える０例えば、回路３
８−０はコード・アドレス・バス９からビット３および
Ｏを受取り。
シフト制御信号が不作用のとき（シフト無し）はビット
３を、シフト制御信号が作用するときはビット０をその
出力に与える。このことはシフト制御信号が作用すると
きバス９上のコード・アドレス・ビットをメモリ・アド
レス・バス３上の最下位ビットの方ヘシフトさせる。
３を、シフト制御信号が作用するときはビット０をその
出力に与える。このことはシフト制御信号が作用すると
きバス９上のコード・アドレス・ビットをメモリ・アド
レス・バス３上の最下位ビットの方ヘシフトさせる。
論理回路３８−Ｏないし３８−９は２つのＡＮＤゲート
４２および４４とＯＲゲート４６からなる。例えば、回
路３８−〇では、ＡＮＤゲート４２はバス上９上のコー
ド・アドレスのビット３およびシフト制御信号を受取り
、ＡＮＤゲート４４はバス９からコード・アドレスのビ
ット０およびインバータ４０により反転されたシフト制
御信号を受取る。ＯＲゲート４６はＡＮＤゲート４２お
よび４４の出力に接続する。したがって、シフト制御信
号が作用するとき（レベルＯ）、ＡＮＤゲート４２の出
力は０レベルにあり、ＡＮＤゲート４４はコード・アド
レスのビットＯをＯＲ回路４６に与える。したがってバ
ス３上のメモリ・アドレスのビット３はコード・アドレ
スのビットＯに等しい。
４２および４４とＯＲゲート４６からなる。例えば、回
路３８−〇では、ＡＮＤゲート４２はバス上９上のコー
ド・アドレスのビット３およびシフト制御信号を受取り
、ＡＮＤゲート４４はバス９からコード・アドレスのビ
ット０およびインバータ４０により反転されたシフト制
御信号を受取る。ＯＲゲート４６はＡＮＤゲート４２お
よび４４の出力に接続する。したがって、シフト制御信
号が作用するとき（レベルＯ）、ＡＮＤゲート４２の出
力は０レベルにあり、ＡＮＤゲート４４はコード・アド
レスのビットＯをＯＲ回路４６に与える。したがってバ
ス３上のメモリ・アドレスのビット３はコード・アドレ
スのビットＯに等しい。
シフト制御信号が不作用であるとき、ＡＮＤゲート４４
はＯ出力信号を与え、ＡＮＤゲート４２はコード・アド
レスのビット３をＯＲ回路４６に与える。したがって、
バス３上のメモリ・アドレスのビット３は、コード・ア
ドレスのビット３に等しい。
はＯ出力信号を与え、ＡＮＤゲート４２はコード・アド
レスのビット３をＯＲ回路４６に与える。したがって、
バス３上のメモリ・アドレスのビット３は、コード・ア
ドレスのビット３に等しい。
選択回路５ｏはＲＡＭ／ＲＯＭ選択信号をその出力線４
に与える１例えば、この信号はＲＡＭがｊ顕択されると
きレベル１に、ＲＯＭが選択されるときレベル０になる
。
に与える１例えば、この信号はＲＡＭがｊ顕択されると
きレベル１に、ＲＯＭが選択されるときレベル０になる
。
上記選定回路は２つのＡＮＤゲートＳ２および５４とＯ
Ｒゲート５６を含んでいる。ＡＮＤゲート５２の入力は
バス９からコード・アドレスのビット１２．１１および
１０を反転したものを受取り、これらのビットがＯのと
きに出力信号を１にするが、これはＲＡＭがアドレスさ
れることを意味する。ＡＮＤゲート５４の入力はバス９
からインバータ５３および５５により反転されたコード
・アドレスのビットＯおよび１を受取り、これらのビッ
トが０のとき出力信号を１にするが、これはＲＡＭメモ
リ７の訂正（バッチ）領域がアドレスされることを意味
する。
Ｒゲート５６を含んでいる。ＡＮＤゲート５２の入力は
バス９からコード・アドレスのビット１２．１１および
１０を反転したものを受取り、これらのビットがＯのと
きに出力信号を１にするが、これはＲＡＭがアドレスさ
れることを意味する。ＡＮＤゲート５４の入力はバス９
からインバータ５３および５５により反転されたコード
・アドレスのビットＯおよび１を受取り、これらのビッ
トが０のとき出力信号を１にするが、これはＲＡＭメモ
リ７の訂正（バッチ）領域がアドレスされることを意味
する。
ＡＮＤゲート５２．５４の出力はＯＲゲート５６に与え
られ、ＯＲゲート５６はしたがってその出力４にＲＡＭ
／ＲＯＭ！！択信号を発生する。
られ、ＯＲゲート５６はしたがってその出力４にＲＡＭ
／ＲＯＭ！！択信号を発生する。
第１図は本発明が実施されているプロセッサの概略図、
第２図は本発明の実施を可能にするアドレス指定回路の
概略図である。 １・・・・アドレス指定回路、２・・・・ゲート手段、
５・・・・読出し専用メモリＲＯＭ、７・・・・読出し
／書込みメモリＲＡＭ、１１・・・・プロセッシング・
ユニット、２０・・・・シフト制御回路、３０・・・・
シフト回路。 出願人 インターナショナル・ビジネス・マシーンズ
ーコーポレーション
第２図は本発明の実施を可能にするアドレス指定回路の
概略図である。 １・・・・アドレス指定回路、２・・・・ゲート手段、
５・・・・読出し専用メモリＲＯＭ、７・・・・読出し
／書込みメモリＲＡＭ、１１・・・・プロセッシング・
ユニット、２０・・・・シフト制御回路、３０・・・・
シフト回路。 出願人 インターナショナル・ビジネス・マシーンズ
ーコーポレーション
Claims (1)
- プロセッサの制御コードをｎ個の命令を持つ複数のブロ
ックに仮想的に分割し、各ブロックの最初の命令を読取
り／書込みメモリに記憶し、各ブロックの後続のｎ−１
個の命令を読取り専用メモリに記憶し、上記ブロックに
エラーが発見された時、読取り／書込みメモリに記憶さ
れている上記ブロックの最初の命令を訂正されたブロッ
クが記憶される読取り／書込みメモリ内の訂正領域を指
向する分岐アドレス値を含む分岐命令に置き換えること
、を特徴とするプロセッサの制御コード記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85430033.2 | 1985-09-24 | ||
| EP19850430033 EP0215992B1 (en) | 1985-09-24 | 1985-09-24 | Method for storing the control code of a processor allowing effective code modification and addressing circuit therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273499A true JPS6273499A (ja) | 1987-04-04 |
| JPH0355918B2 JPH0355918B2 (ja) | 1991-08-26 |
Family
ID=8194583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184387A Granted JPS6273499A (ja) | 1985-09-24 | 1986-08-07 | プロセツサの制御コ−ド記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112913U (ja) * | 1991-03-15 | 1992-10-01 | 祐二 寺田 | 暗闇用標識 |
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| JPH0764784A (ja) * | 1993-08-31 | 1995-03-10 | Nec Corp | マイクロコンピュータ |
| US6105120A (en) * | 1997-01-28 | 2000-08-15 | U.S. Philips Corporation | Method for implementing multiple format addressing in an embedded microcontroller, a compiler being arranged for implementing the method, and a microcontroller being arranged for using the method and compiler |
| US8689204B2 (en) | 2009-02-28 | 2014-04-01 | Blackberry Limited | Methods and tools for creation of read-only-memory software binary images and corresponding software patches |
Family Cites Families (4)
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| DE2813542C3 (de) * | 1978-03-29 | 1980-10-09 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur Modifizierung von Adressen für die Speicheransteuerung eines Ein-Chip-Mikrocomputers mit extern erweiterbarem Speicher |
| DE2854976B2 (de) * | 1978-12-20 | 1980-10-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum korrigierbaren Speichern von Programmen in einem Festspeicher |
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1985
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- 1986-08-07 JP JP61184387A patent/JPS6273499A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112913U (ja) * | 1991-03-15 | 1992-10-01 | 祐二 寺田 | 暗闇用標識 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0215992B1 (en) | 1991-02-27 |
| EP0215992A1 (en) | 1987-04-01 |
| DE3581939D1 (de) | 1991-04-04 |
| JPH0355918B2 (ja) | 1991-08-26 |
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