JPS627216A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPS627216A JPS627216A JP60147163A JP14716385A JPS627216A JP S627216 A JPS627216 A JP S627216A JP 60147163 A JP60147163 A JP 60147163A JP 14716385 A JP14716385 A JP 14716385A JP S627216 A JPS627216 A JP S627216A
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- JP
- Japan
- Prior art keywords
- output
- inverted
- inverter
- circuit
- cmos
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシュミツ））リガ回路に関するもので、特にな
だらかな入力信号を波形整形するのに用いられる。
だらかな入力信号を波形整形するのに用いられる。
従来のシュミットトリガ回路例を第９図に示す。図にお
いて１．２はＣＭＯＳインバータ、Ｒ３はインバータ１
の入力保護抵抗、Ｒ２は帰還抵抗である。
いて１．２はＣＭＯＳインバータ、Ｒ３はインバータ１
の入力保護抵抗、Ｒ２は帰還抵抗である。
第９図においてａ点に入った入力信号が徐々に立ち上が
るとき、インバータＪの高レベル入力電圧ｖＩＨを通過
するまで、ａ点の電位はインバータ２の“Ｌ”（低）レ
ベル出力によυ引き下げられるが（第１０図参照）、入
力信号のレベルがインバータ１のｖｌつを通過すると、
インバータ１の出力が１Ｈ”（高）から＠Ｌ＃に反転す
ると共に、ａ点のレベルを引き上げようとする。従って
インバータ１のｖＩＨを通過することで、０点は＠Ｈル
ベルに安定する。
るとき、インバータＪの高レベル入力電圧ｖＩＨを通過
するまで、ａ点の電位はインバータ２の“Ｌ”（低）レ
ベル出力によυ引き下げられるが（第１０図参照）、入
力信号のレベルがインバータ１のｖｌつを通過すると、
インバータ１の出力が１Ｈ”（高）から＠Ｌ＃に反転す
ると共に、ａ点のレベルを引き上げようとする。従って
インバータ１のｖＩＨを通過することで、０点は＠Ｈル
ベルに安定する。
次にａ点に入った入力信号が徐々に立ち下がるとき、イ
ンバータ１の低レベル入力電圧ｖＫＬを通過するまで、
ａ点の電位はインバータ２の“Ｈ＃レベル出力により引
き上げられるが、入力信号のレベルがインバータ１のｖ
ＩＬを通過すると、インノ々−夕１の出力が＠Ｌ＃から
１Ｈ”に反転すると共に、ａ点のレベルを引き下げよう
とする。従ってインバータ１のｖＸＬを通過することで
、Ｃ点は＊ Ｌ ＃レベルに安定する。
ンバータ１の低レベル入力電圧ｖＫＬを通過するまで、
ａ点の電位はインバータ２の“Ｈ＃レベル出力により引
き上げられるが、入力信号のレベルがインバータ１のｖ
ＩＬを通過すると、インノ々−夕１の出力が＠Ｌ＃から
１Ｈ”に反転すると共に、ａ点のレベルを引き下げよう
とする。従ってインバータ１のｖＸＬを通過することで
、Ｃ点は＊ Ｌ ＃レベルに安定する。
第９図の回路を応用し、ＩＣ（集積回路）化したものに
第１１図の回路があシ、またＩＣ化された他のシュミッ
トトリガとして第１２図のものがある。
第１１図の回路があシ、またＩＣ化された他のシュミッ
トトリガとして第１２図のものがある。
第９図においてインバータ１が反転し、インバータ２が
反転し、抵抗Ｒ，を通ってａ点に信号が帰還されるまで
の時間が遅い場合、ａ点のレベルがインバータ１の回路
スレツショルート！ 圧にとどまっている期間が存在し
、発振現象を起こすことがある。つまシュミットトリガ
回路の意味をなさなくなる。そこで第１３図、第１４図
のようにコンデンサＣＬ、Ｃで帰還時間を早める対策が
ねられたが、受動部品（該コンデンサ〕を必要とすると
ころに欠点がある。
反転し、抵抗Ｒ，を通ってａ点に信号が帰還されるまで
の時間が遅い場合、ａ点のレベルがインバータ１の回路
スレツショルート！ 圧にとどまっている期間が存在し
、発振現象を起こすことがある。つまシュミットトリガ
回路の意味をなさなくなる。そこで第１３図、第１４図
のようにコンデンサＣＬ、Ｃで帰還時間を早める対策が
ねられたが、受動部品（該コンデンサ〕を必要とすると
ころに欠点がある。
また第１２図での回路がＩＣ化されたが、Ｐチャネルト
ランジスタ１１〜１３のスレッショルド電圧ｖＴＨＰと
、Ｎチャネルトランジスタ１４〜１６のスレッショルド
電圧ｖＴＨＮのばらつきによってヒステリシス幅ｖＨが
変動する問題があった。
ランジスタ１１〜１３のスレッショルド電圧ｖＴＨＰと
、Ｎチャネルトランジスタ１４〜１６のスレッショルド
電圧ｖＴＨＮのばらつきによってヒステリシス幅ｖＨが
変動する問題があった。
また第１５図に示すレシオ方式と呼ばれる回路もＩＣ化
された。ここで２１はＰチャネル側のスレッシｗｊｌｌ
／ド電圧ｖＴＨＰとＮチャネル側のスレッシ、ルド電圧
Ｖ□、との関係がＶオＰ＞ｖＴＩＮとなるＣＭＯＳイン
バータ、２２はｖＴＨＰ＜ｖＴＨＮとなるＣＭＯＳイン
バータでちる。しかしながらこの回路においても、第１
６図に示すように（この場合ｖＴＨＰがばらついた時の
例）同じチップ内でスレッシ嘗ルド電圧がばらつくこと
によって（ｄはＰチャネルトランジスタの特性線、ｅは
Ｎチャネルトランジスタの特性線、ｆは＋ΔＶ□、変動
したとｔｋ （Ｄ特性１ｍ ） 、Δｖ？＋（ｖＴ＋ハ
高レベしスレツショルＹ 電圧） トｊＶＴ−（ＶＴ−
ハ低レベルスレッシ。
された。ここで２１はＰチャネル側のスレッシｗｊｌｌ
／ド電圧ｖＴＨＰとＮチャネル側のスレッシ、ルド電圧
Ｖ□、との関係がＶオＰ＞ｖＴＩＮとなるＣＭＯＳイン
バータ、２２はｖＴＨＰ＜ｖＴＨＮとなるＣＭＯＳイン
バータでちる。しかしながらこの回路においても、第１
６図に示すように（この場合ｖＴＨＰがばらついた時の
例）同じチップ内でスレッシ嘗ルド電圧がばらつくこと
によって（ｄはＰチャネルトランジスタの特性線、ｅは
Ｎチャネルトランジスタの特性線、ｆは＋ΔＶ□、変動
したとｔｋ （Ｄ特性１ｍ ） 、Δｖ？＋（ｖＴ＋ハ
高レベしスレツショルＹ 電圧） トｊＶＴ−（ＶＴ−
ハ低レベルスレッシ。
／Ｉ／）”電圧）が等しくなくなシ、ｖ／ｊ１笑ｖＨ（
ＶｌｊｌはｖＴＨＰがばらついたことによるヒステリシ
ス幅）となる。従ってこの方式を用いても、ヒステリシ
ス幅ｖＨがｖＴＨＰとｖＴＨＮで変動する問題は解決し
なかった。
ＶｌｊｌはｖＴＨＰがばらついたことによるヒステリシ
ス幅）となる。従ってこの方式を用いても、ヒステリシ
ス幅ｖＨがｖＴＨＰとｖＴＨＮで変動する問題は解決し
なかった。
本発明は上記実情に鑑みてなされたもので、シュミット
トリガ回路をＩＣ化し、部品点数を減し、ヒステリシス
幅の安定した信頼性の高いものとして製品化することを
目的とする。
トリガ回路をＩＣ化し、部品点数を減し、ヒステリシス
幅の安定した信頼性の高いものとして製品化することを
目的とする。
本発明は、Ｎチャネル及びＰチャネルトランジスタを有
するＣＭＯＳ反転ｆ−トと、Ｎチャネル及びＰチャネル
トランジスタを有すると共に該ＮチャネルまたはＰチャ
ネル側に付加されたダイオード構造を有しかつ前記ＣＭ
ＯＳ反転グー）とは回路スレッショルド電圧がずれたＣ
ＭＯＳ反転ゲートと、前記各ＣＭＯＳ反転ゲートの出力
側に設けられたフリラグフロッグとを具備したことを特
徴とする。
するＣＭＯＳ反転ｆ−トと、Ｎチャネル及びＰチャネル
トランジスタを有すると共に該ＮチャネルまたはＰチャ
ネル側に付加されたダイオード構造を有しかつ前記ＣＭ
ＯＳ反転グー）とは回路スレッショルド電圧がずれたＣ
ＭＯＳ反転ゲートと、前記各ＣＭＯＳ反転ゲートの出力
側に設けられたフリラグフロッグとを具備したことを特
徴とする。
以下図面を参照して本発明の一実施例を説明する。笥１
図は同実施例の回路図でちゃ、Ｐチャネルトランジスタ
のソース側にダイオード３２を負荷したＣＭＯＳインバ
ータ３１を設け、その入力部を信号入力端Ａに接続する
と共に出力部をＲ−８７リツプフロツプ３３のリセット
人力 ゛に接続する。ｔｋ単にＰチャネルとＮ
チャネルトランジスタを１組としてもつＣＭＯＳインバ
ータ３４と、その出力を反転するＣＭＯＳインバータ３
５を設け、ＣＭＯＳインバータ３４の入力をＣＭ）Ｓイ
ンバータ３１の入力と共通化し、ＣＭＯＳインバータ３
５の出力をＲ−８７リツプフロツ７°３３のセット入力
に接続する。
図は同実施例の回路図でちゃ、Ｐチャネルトランジスタ
のソース側にダイオード３２を負荷したＣＭＯＳインバ
ータ３１を設け、その入力部を信号入力端Ａに接続する
と共に出力部をＲ−８７リツプフロツプ３３のリセット
人力 ゛に接続する。ｔｋ単にＰチャネルとＮ
チャネルトランジスタを１組としてもつＣＭＯＳインバ
ータ３４と、その出力を反転するＣＭＯＳインバータ３
５を設け、ＣＭＯＳインバータ３４の入力をＣＭ）Ｓイ
ンバータ３１の入力と共通化し、ＣＭＯＳインバータ３
５の出力をＲ−８７リツプフロツ７°３３のセット入力
に接続する。
第１図の回路では、ＣＭＯＳインバータ３１０回路スレ
ッシ、ルド電圧はＣＭＯＳインバータ３４の回路スレッ
シ、ルド電圧よシ低くなるから、シェミット動作が可能
となる。即ちＣＭＯＳインバータのＰチャネルトランジ
スタ（Ｎチャネルトランジスタ）のソース側に、第２図
（第３図）のようにダイオード３２（３２□ ）を付加
することによシ。電源レベル（接地レベル）よシダイオ
ードの順方向電圧ｖＦ分差し引皺た（上のせした）電圧
が、Ｐチャネル（Ｎチャネル）トランジスタのソースに
印加されることになる。ダイオードを付加していないＣ
ＭＯＳゲートの回路スレッショルド電圧がＶ。ｃ／２に
あるとすると、ダイオード付きＣＭＯＳゲートでは（Ｖ
ｃｃ−Ｖ、 ）／２となる。従ってｖ２／２だけ回路ス
レッショルド電圧がシフトすることによシ、シュミット
回路に利用することができる。またダイオードを第４図
。
ッシ、ルド電圧はＣＭＯＳインバータ３４の回路スレッ
シ、ルド電圧よシ低くなるから、シェミット動作が可能
となる。即ちＣＭＯＳインバータのＰチャネルトランジ
スタ（Ｎチャネルトランジスタ）のソース側に、第２図
（第３図）のようにダイオード３２（３２□ ）を付加
することによシ。電源レベル（接地レベル）よシダイオ
ードの順方向電圧ｖＦ分差し引皺た（上のせした）電圧
が、Ｐチャネル（Ｎチャネル）トランジスタのソースに
印加されることになる。ダイオードを付加していないＣ
ＭＯＳゲートの回路スレッショルド電圧がＶ。ｃ／２に
あるとすると、ダイオード付きＣＭＯＳゲートでは（Ｖ
ｃｃ−Ｖ、 ）／２となる。従ってｖ２／２だけ回路ス
レッショルド電圧がシフトすることによシ、シュミット
回路に利用することができる。またダイオードを第４図
。
第５図のように複数個組み合わせることによシ、ｖ２／
２を制御することができる。
２を制御することができる。
しかして第１図の入力端Ａに、第６図に示すような立ち
上がり信号が入ってきたとき、該信号レベルがＣＭＯＳ
インバータ３１の回路スレッシ冒ルド電圧ｖＴＨ，５１
を通過すると、ＣＭＯＳインバータ３１の出力が＠Ｈ＃
レベルから″Ｌ＃レベルに反転するが、Ｒ−Ｓフリップ
フロップ３３の出力は変化しない。次に入力信号レベル
が更に上がす、ＣＭＯＳインバータ３４の回路スレッシ
ョルド電圧Ｖ、□４を通過すると、ＣＭＯＳインバータ
３４の出力は“Ｈ”レベルから”Ｌ＃レベルに反転し、
Ｒ−Ｓフリッｆ７０ツブ３３の出力が、Ｑについ−Ｃｄ
−Ｌ”レベルから＠Ｈ”レベルに、Ｑについては“Ｈ”
レベルから″″Ｌ″Ｌ″レベルする。
上がり信号が入ってきたとき、該信号レベルがＣＭＯＳ
インバータ３１の回路スレッシ冒ルド電圧ｖＴＨ，５１
を通過すると、ＣＭＯＳインバータ３１の出力が＠Ｈ＃
レベルから″Ｌ＃レベルに反転するが、Ｒ−Ｓフリップ
フロップ３３の出力は変化しない。次に入力信号レベル
が更に上がす、ＣＭＯＳインバータ３４の回路スレッシ
ョルド電圧Ｖ、□４を通過すると、ＣＭＯＳインバータ
３４の出力は“Ｈ”レベルから”Ｌ＃レベルに反転し、
Ｒ−Ｓフリッｆ７０ツブ３３の出力が、Ｑについ−Ｃｄ
−Ｌ”レベルから＠Ｈ”レベルに、Ｑについては“Ｈ”
レベルから″″Ｌ″Ｌ″レベルする。
一方、立ち下がシ信号が入力されてきたときには、まず
ＣＭＯＳインバータ３４が反転するが、Ｒ−Ｓフリップ
フロップ３３の出力は変化しない。
ＣＭＯＳインバータ３４が反転するが、Ｒ−Ｓフリップ
フロップ３３の出力は変化しない。
次にＣＭＯＳインバータ３１が反転すると、Ｒ−Ｓフリ
ップフロップ３３の出力は反転する。つまシ立ち上がシ
入力についてはＣＭＯＳインバータ３４の回路スレッシ
ョルド電圧が、立ち下がり入力についてはＣＭＯＳイン
バータ３１の回路スレッショルド電圧が制御しているこ
とになシ、シュミットトリガ回路動作が可能となる。
ップフロップ３３の出力は反転する。つまシ立ち上がシ
入力についてはＣＭＯＳインバータ３４の回路スレッシ
ョルド電圧が、立ち下がり入力についてはＣＭＯＳイン
バータ３１の回路スレッショルド電圧が制御しているこ
とになシ、シュミットトリガ回路動作が可能となる。
負論理のＲ−Ｓフリップフロップを用いた回路例を第７
図に示す。図中４Ｊ 、４２はＣＭＯＳインバータ、４
３はダイオード付加ＣＭＯＳインバータ、４４は負論理
Ｒ−８フリップフロップである。
図に示す。図中４Ｊ 、４２はＣＭＯＳインバータ、４
３はダイオード付加ＣＭＯＳインバータ、４４は負論理
Ｒ−８フリップフロップである。
上記実施例によれば、内部回路をＲ−Ｓフリップフロッ
プ（記憶回路）で構成しているため、第９図で説明した
帰還信号が遅い場合の発振現象は全く考えなくてよくな
る。また非常に安定したダイオード３２の順方向電圧ｖ
Ｆを利用したシュミット回路であるため、第１１図、第
１２図の場合に比べて安定したシーミツト幅を得ること
ができる。特に本発明を用いた場合板にＰチャネルトラ
ンジスタのスレッショルド電圧が変動したとすると、■
２が安定していて特性線の 。
プ（記憶回路）で構成しているため、第９図で説明した
帰還信号が遅い場合の発振現象は全く考えなくてよくな
る。また非常に安定したダイオード３２の順方向電圧ｖ
Ｆを利用したシュミット回路であるため、第１１図、第
１２図の場合に比べて安定したシーミツト幅を得ること
ができる。特に本発明を用いた場合板にＰチャネルトラ
ンジスタのスレッショルド電圧が変動したとすると、■
２が安定していて特性線の 。
平行移動で済むため第８図のような傾向を示しくｄはＰ
チャネルトランジスタの特性線、ｅはＮチャネルトラン
ジスタの特性線） 、ｖＨ＝ｖＨで安定したヒステリシ
ス幅を得ることができる。
チャネルトランジスタの特性線、ｅはＮチャネルトラン
ジスタの特性線） 、ｖＨ＝ｖＨで安定したヒステリシ
ス幅を得ることができる。
即ちＰチャネルとＮチャネルの出力インピーダンスが等
しくなる点が直線近似できる領域にある特性をもつＣＭ
ＯＳインバータ２個（１つは通常″ のインバータ、も
う一つはダイオードを付加したインバータ）のゲートを
連結して回路の入力としたシュミット回路では、ｖＴＨ
Ｐ ＃ ■ＴＨＮが変動してもシステリシス幅ｖＨには
影響しないことが分かる。また第１３図、第１４図のよ
うな受動部品は不要であシ、ＩＣ化が容易である。
しくなる点が直線近似できる領域にある特性をもつＣＭ
ＯＳインバータ２個（１つは通常″ のインバータ、も
う一つはダイオードを付加したインバータ）のゲートを
連結して回路の入力としたシュミット回路では、ｖＴＨ
Ｐ ＃ ■ＴＨＮが変動してもシステリシス幅ｖＨには
影響しないことが分かる。また第１３図、第１４図のよ
うな受動部品は不要であシ、ＩＣ化が容易である。
以上説明した如く本発明によれば、発振現象が生じるこ
となく、安定したヒステリシス幅を得ることができ、部
品点数の減少したシュミットトリガ回路が提供できるも
のである。
となく、安定したヒステリシス幅を得ることができ、部
品点数の減少したシュミットトリガ回路が提供できるも
のである。
第１図は本発明の一実施例の回路図、第２図は同回路の
一部回路図、第３図ないし第５図は同回路の変形例を示
す回路図、第６図は第１図の回路動作を示す信号波形図
、第７図は本発明の他の実施例の回路図、第８図は上記
実施例の効果を示す特性図、第９図は従来のシュミット
トリガ回路図、第１０図は同回路の動作を示す波形図、
第１１図ないし第１５図は従来の他のシュミットトリガ
回路図、第１６図は従来のシュミットトリガ回路の欠点
を示す特性図である。 ３ノ・・・ダイオード付加ＣＭＯＳインバータ、３２・
・・ダイオード、３３・・・Ｒ−Ｓフリップフロップ、
３４ 、３５ ・ＣＭＯＳインバータ。
一部回路図、第３図ないし第５図は同回路の変形例を示
す回路図、第６図は第１図の回路動作を示す信号波形図
、第７図は本発明の他の実施例の回路図、第８図は上記
実施例の効果を示す特性図、第９図は従来のシュミット
トリガ回路図、第１０図は同回路の動作を示す波形図、
第１１図ないし第１５図は従来の他のシュミットトリガ
回路図、第１６図は従来のシュミットトリガ回路の欠点
を示す特性図である。 ３ノ・・・ダイオード付加ＣＭＯＳインバータ、３２・
・・ダイオード、３３・・・Ｒ−Ｓフリップフロップ、
３４ 、３５ ・ＣＭＯＳインバータ。
Claims (1)
- Ｎチャネル及びＰチャネルトランジスタを有するＣＭＯ
Ｓ反転ゲートと、Ｎチャネル及びＰチャネルトランジス
タを有すると共に該ＮチャネルまたはＰチャネル側に付
加されたダイオード構造を有しかつ前記ＣＭＯＳ反転ゲ
ートとは回路スレッショルド電圧がずれたＣＭＯＳ反転
ゲートと、前記各ＣＭＯＳ反転ゲートの出力側に設けら
れたフリップフロップとを具備したことを特徴とするシ
ュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147163A JPS627216A (ja) | 1985-07-04 | 1985-07-04 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147163A JPS627216A (ja) | 1985-07-04 | 1985-07-04 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627216A true JPS627216A (ja) | 1987-01-14 |
Family
ID=15424011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147163A Pending JPS627216A (ja) | 1985-07-04 | 1985-07-04 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824237B2 (en) * | 2001-06-15 | 2004-11-30 | Canon Kabushiki Kaisha | Printhead, head cartridge having said printhead, printing apparatus using said printhead and printhead element substrate |
-
1985
- 1985-07-04 JP JP60147163A patent/JPS627216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824237B2 (en) * | 2001-06-15 | 2004-11-30 | Canon Kabushiki Kaisha | Printhead, head cartridge having said printhead, printing apparatus using said printhead and printhead element substrate |
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