JPS6272020A - 分圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分桁〕 本発明は、半導体ＩＣに内蔵した分圧回路に関する。

〔発明の概要〕

本発明は、分圧回路において、複数のＭＯＥ＋）ランジ
スタを、電源間に、直列又は並列に接続することにより
、安定した任意の電圧を喉シ出すことを可能としたもの
である。

〔従来の技術〕

従来の分圧回路は、電源間に、抵抗を入れて分圧してい
たが、抵抗に流れるリーク電流を小さくするために、高
抵抗、例えばＮチャンネル領域のサブストレイトを作成
するＰ−の打ち込みによる抵抗、又は、Ｐチャンネル領
域に少教のボロンを打ち込んで作成する高抵抗、あるい
は、ＩＪｏｐθしないＰＯ１３１”　Ｓｉを利用した超
高抵抗等を利用し、抵抗の途中に複数のタップをつけて
、電圧を喉り出していた。また、それ以上、リーク電流
全制御したい場合は、抵抗の片側に、トランジスタのス
イッチを接続し、サンプリング的に、ＯＮさせる方法が
あった。

〔発明が解決しようとする間聰点及び目的〕しかし、前
述の従来技ｍでは、例えば、Ｐ−の打ち込みによる抵抗
や、ボロン打ち込みによる抵抗では、ＫΩオーダーの抵
抗は、容易に作成できるが、ＭΩオーダーになると、形
状の大きさの問題で、実現困難となる。また、１．＋Ｏ
ｐｅシないＰｏ１ｙ８１の抵抗では、ＧΩオーダーの抵
抗が可能だが、作成上のバラツキが大きく、安定した抵
抗１直が得られないという問題点を有する。また、サン
プリングによる方法では、トランジスタスイッチノ抵抗
の影響を小さくするために、スイッチの形状が大きくな
り、また、スイッチを、ＯＮ　、ＯＦＦさせるタイミン
グを作成する回路が付加し、サンプリング的にではなく
、常時、動作するものには使用できないという問題点を
有する。そこで、本発明は、このような間４点を解決す
るもので、その目的とするところは、形状を大きくしな
いで、安定した高抵抗を作成し、リーク電流の小さい、
分圧回路を提供するところにある。

〔問題点を解決するだめの手段〕

本発明の高抵抗分圧回路は、複数のＰチャンネル又は、
ＮチャンネルＭＯＳトランジスタにおいて、該トランジ
スタを、電源間に、直列又は並列に接続したことを％徴
とする。

〔作用〕

本発明の上記の構成によれば、工Ｃ内の大きいスペース
を占めることなく、リーク電流の小さい安定した、任意
の分圧電圧を得ることができる。

〔実施例〕

第１図は、本発明の実施例における、凭分圧回路である
。図中、Ｔｒ１＊　Ｔｒｌは、ＮチャンネルＭＯＳトラ
ンジスタであり、ゲートとドレインはショートされてい
る。図の様に、Ｔｒ、とＴｒ、が直列に接続されている
場合、Ｔｒ、の１４流増幅率（以下βという）をβ１．
スレシュホルト電圧（以下ｖｔｈという）をＶ＋Ｎ、　
、　Ｔｒ、　ノβをβ、、ｖｔｈｌｖ＋ｍ、とすると、
Ｔｒｌ　、　’ｒｒ、　　共に飽和条件を満足している
ので、Ｔｒ、に流れる１１Ｌ流１．及びＴｒｔ　に流れ
る電流１！は、 １１−一β、　（ＶＤＤ−Ｖ、　−Ｖ＋ｌＩ、　）ｔ・
・・ｆｉ１工、＝＝−β、　（ｖ、　−Ｖ８Ｂ−Ｖ＋Ｎ
り”　　　　−ｔ２１となる。

１、−工、から β、（ＶＤＤ−Ｖ、　−Ｖ＋Ｉｇ、　）−β、　（Ｖ、
　−Ｉ８８−Ｖ＋ｌｌ！　）”　・・・β３１・・・（
４） となる。

今、Ｔｒ、とＴｒ、のトランジスタサイズＬＭ−にして
、β、＝β、とし、Ｖ＋Ｎ、　−Ｖ＋ｙ、とすると、（
５）式％式％ となり、■、端子には、ＶＤＤとｖ８θ　の半分の電圧
が得られる。

また、形状の間４については、例えば、ＩＯＭΩの抵抗
を上記、捧分圧回路で実現する場合、ＶＤＤＶｓｅ間ノ
電圧１５Ｖとし、Ｖ＋Ｍ、　＝Ｖ＋Ｎ、　＝α７ｖとす
ると、Ｔｒ、のソース・ドレイン間の１圧は、２．５ｖ
となるため、 ２．５１ ”　”　ｌ０ＸＩＯ’　”　２β、　（２，５−α７〕
２　　・・・（８）となり β、中１．５４ＸＩＯ″″’　（Ａ／Ｖ”　）となる。

標単的なプロセス条件でこれを作成する場合、　Ｔｒ、
のチャンネル＠をＷ、チャンネル長ヲＬとし、今、仮に
、Ｖｌ’−５μ鴨とすると、Ｌ中６００μ溝となる。

他方、Ｐ″″の打ち込みにより、ＩＯＭΩの抵抗を作成
すると、Ｗ−＝５μ鴨とすると、Ｌ中１０．０００μ溝
となシ、１６倍以上の長さが必要となる。

第２因は、直列と並列を併用した場合であり、ＴｒＢの
β＝β１．　ＶｔｈｗＶ−Ｈ，、Ｔｒ、のβ＝β、、ｖ
ｔｈｗ　ｖ十Ｎ、　、　Ｔｒ、のβ＝Ｉ’ｓ　＋　Ｖ　
ｔｈ−Ｖ＋　Ｉ５　、　Ｔ　ｒ＠、　、　Ｔ　ｒ＠に流
れる電流をそれぞれ、１５．工。＋Ｉ１１　とすると工
、＝−β、（ＶＤＤ−Ｖ、−Ｖ十Ｎ、）”　　　”（９
１Ｉ４−一β４（Ｖ、　−Ｖｅｓ−Ｖ＋Ｍ４　）”　　
−ＱＱＩ、ｍ−βｓ　（Ｖ！　−Ｖｓｓ−ｖ＋ａ、　）
之　−＋１１１工、＝１４＋１．　　　　　　　　・・
・Ｃ１３簡単のため、Ｔｒ４とＴｒ、のβ−β、−βＩ
　ｅ　Ｖ−ｔｈ　ｘＶ十Ｍ、　！　Ｖ＋Ｍ、　　とする
と、１４Ｍ１ｓ＝−β、（Ｖ、−Ｖａｓ−Ｖ＋Ｗ、）”
　　−・・ａａとなる。

従って、ａ３式より 一β、（ＶＤＤ−Ｖ、−Ｖ十ｍ、）”　＝　２　Ｘ　Ｔ
　　β４　（ｖｔ　−Ｖ　Ｓ　Ｂ−Ｖ＋Ｍ４　）”・・
・＋＋３ β、（ＶＤＤ−Ｖｔ−Ｖ＋Ｎ、）”＝２β、（Ｖ、−Ｖ
Ｂ２−Ｖ＋Ｎ、ン”−ａ４ｍ（ｖＤＤ−ＶＢ８）−（Ｖ
ｎｐ−Ｖ、）−Ｖ＋Ｍ４　　・・・ａｅ となる。β、とβ、　、　Ｖ＋Ｎ、とｖ＋ｙ、　　をそ
れぞれ自由に選べば、任意の電圧が取り出せるが、簡単
のためＫ、β、＝β４　、　Ｖ＋Ｍ４ｗ　Ｖ＋Ｍ３−α
７Ｖ、ＶＤＤとＶｓｓ間を５ｖとすると となる。

第５図の様に、トランジスタを５個直列に接続し、５個
のトランジスタの、βとｖｔｈをそれぞれすべて同一と
すると、Ａずつの電圧が散り出せる。

同様に、トランジスタを４個、５個と直列に接続すると
、Ａ、見の電圧が喉り出せる。

〔発明の効果〕

以上述べたように本発明によれば、他の方式と比較して
、小さな面積で高抵抗が得られるためリーク電流が小さ
く、簡単な構成で、任意の安定した電圧を嘔シ出すこと
が可能となり、ＩＣのチンプサイズの縮少にも効果があ
るため、ＩＣのコストダウンが可能となる。また、低消
費を流化にも大きな効果をあられす。

【図面の簡単な説明】

＠＋図は、本発明の捧分圧回路図。 第２図は、本発明の分圧回路図。 第５図は、本発明のＡ分圧回路図。 ｙ２分斥回諾、図 第１図 ｙ３分μ回路Ｂ 笥３図 澄Ｆ回路ＩＺ 館２１￥ｌ

Claims (1)

【特許請求の範囲】
1. 複数のＰチャンネル又は、ＮチャンネルＭＯＳトランジ
   スタにおいて、該トランジスタを、電源間に、直列又は
   、並列に接続したことを特徴とする分圧回路。