JPS6269642A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関する。

〔発明の技術的背景〕

従来、所謂多層配線構造の半導体装置は、例えば次ぎの
ようにして製造されている。先ず、第３図（Ａ）に示す
如く、半導体基板１上に所定の膜厚のＰＳＧ　（Ｐｈｏ
ｓｐｈｏ　　Ｓｉ　１１ｃａｔｅＧｌａｓｓ）膜２を形
成する。次いで、ＰＳＧ膜２上２上えば厚さ約０．８μ
ｍのアルミニウムからなる所定パターンの第１層配線３
を形成する。

次いで、この第１層配線３を覆うようにしてＰＳＧ膜２
上２上さ約１．３μｍのプラズマＳｉＮ膜４を形成する
。

次ぎに、同図（Ｂ）に示す如く、プラズマＳｉＮ膜４上
に厚さ約１．０μｍのホトレジスト膜５を形成する。

次ぎに、同図（Ｃ）に示す如く、ホトレジスト膜５にエ
ッチバック処理を施してプラズマＳＩＮ膜４の表面を平
坦化する。

次ぎに、同図（Ｄ）に示す如く、平ｔｊｌ化されたプラ
ズマｉＮ膜４」二に厚さ約３０００人のプラズマ８１３
Ｎ４膜６、厚さ約６００ＯＡの常圧ＣＶＤ−８ｉ０２膜
７を順次積層する。次いで、プラズマ５ｉ３Ｎａ膜６及
び常圧　ＣＶＤ−８ｉ０２膜７の所定領域に所定の第１
層配線に通じるヴイアホール８を開口する。次いで、ヴ
イアホール８を介して第１層配線３に接続するアルミニ
ウムからなる厚さ約０．８μｍの第２層配線９を常圧Ｃ
ＶＤ−８ｉ　０２膜７上に形成して半導体装置を得る。

〔背景技術の問題点〕

このようにして多層配線構造の半導体装置を得るもので
は、第２層配線９がヴイアホール８部分で断線し易いた
め、第２層配線９を十分に薄肉にできない。このため素
子の微細化を達成できない。

特に配線の積層数が増すにつれてこの問題が顕著になる
。また、ダイアホール８部での第２層配線９の断線や導
通不良等に起因する欠点によって索子の信頼性を低下す
る問題がある。このような問題を解消するためにヴイア
ホール８の内壁面をテーパーエッチして傾斜面にするこ
とが考えられているが、このような手段では実質的にヴ
イアホール８が拡大し、集積度を向上させることができ
ない。また、ヴイアホール８内にメタルを埋込むことも
考えられているが、この手段ではリフトオフ工程を必要
とし歩留りを向−にできない問題が有る。

〔発明の目的〕

本発明は、高集積度で信頼性の高い多層配線構造の半導
体装置を容易に得ることができる半導体装置の製造方法
を提供することをその目的とするものである。

〔発明の概要〕

本発明は、第１配線部材上に所謂残しパターンで形成し
た接続部材を設け、この接続部材を層間絶縁膜で覆うと
ともに、層間絶縁膜に接続部材の頂部を露出するエツチ
ング処理を施して層間絶縁膜上に接続部材の頂部と接続
する第２配線部材を形成する工程を設けたことにより、
高集積度で信頼性の高い多層配線構造の半導体装置を容
易に得ることができる半導体装置の製造方法である。

〔発明の実施例〕

以下、本発明の実施例について図面を参照して説明する
。

先ず、第１図（Ａ）に示す如く、半導体基板２０上に酸
化膜、窒化膜等からなる絶縁膜２１を形成する。次いで
、絶縁膜上に例えばＡｌ−８ｉかうなる厚さ約１．０μ
ｍの第１配線部材２２を形成する。次いで、第１配線部
材２２上にＴｉ１Ｗ等のように後述するエツチング処理
のストッパーとなる第１接続部材２３を厚さ約１０００
人形成し、第１接続部材２３上に厚さ約１．０μｍのパ
ノ−８Ｌからなる第２接続部材２４を積層する。

次ぎに同図（Ｂ）に示す如く、第１、第２の接続部材２
３．２４からなる接続部材２５上に所定パターンの第１
レジスト膜２６を形成し、これをマスクにして接続部材
２５及び第１配線部材２１をＲＩＥ　　（Ｒｅａｃｔｉ
ｖｅ　　ＩｏｎＥｔｃｈｉｎｇ）等の異方性エツチング
によりバターニングする。

次ぎに同図（Ｃ）に示す如く、第１レジスト膜２６を除
去後、第２レジスト膜２７を形成する。

次いで、第２レジスト膜２７をマスクにして接続部材２
５を所定形状にパターニングする。

次ぎに同図（Ｄ）に示す如く、第２レジスト膜２７を除
去した後、パターニングされた第１配線部材２２及び接
続部材２５を覆うようにして厚さ１．０〜２．０μｍの
プラズマ５ｉ０２からなる層間絶縁膜２８を絶縁膜２１
　Ｌに形成する。次いで、層間絶縁膜２８上に厚さ０．
８〜１，０μｍの第３レジスト膜２９を形成する。

次ぎに同図（Ｅ）に示す如く、層間絶縁膜２８と第３レ
ジスト膜２９が同一のエツチングレートになる条件でＲ
ＩＥ等の異方性エツチングにより、層間絶縁膜２８及び
第３レジスト膜２９を接続部材２５の頂部が露出するま
でエッチバックし、表面の平坦化を図る。ここで、重要
なことは層間絶縁膜２８の膜厚制御を十分に行うことで
ある。すなわち、層間絶縁膜２８の膜厚を十分なものに
するだめに例えば層間絶縁膜２８を一度オーバーエッチ
ングして接続部材２５の頂部を露出させ、次いで、第３
のレジスト膜２９を除去し、再度プラズマ５ｉ０２膜を
形成し、レジスト膜を塗布してからエッチバックを行な
い、層間絶縁膜２８の膜厚を十分に保持して表面の平坦
化を行うなうようにしても良い。

次ぎに同図（Ｆ）に示す如く、接続部材２５の頂部に接
続する第２配線部材３０を例えば厚さ１．５μｍのパノ
ーＳｔで形成して所定の仕様を満した半導体装置を得る
。

このようにこの半導体装置の製造方法によれば、第１図
（Ｃ）に示す如く、第１配線部材２２のパターニングを
接続部材２５のパターニゲと同時に行うことができるの
で、接続部材２５を収容するための所謂ヴイアホール３
１に対するマージン（余裕）を考慮して接続部材２５の
パターニゲをする必要がない。つまり、接続部材２５は
第１配線部材２２に対してセルファラインで配置されて
いるので、第２図（Ａ）に示す如く、第１配線部材２２
の線幅を十分に小さくすることができる。

同様に接続部材２５と第１配線部材２２が正確にセルフ
ァラインで配置されているので、第２配線部材３０も最
少の線幅で形成することができる。

その結果、素子の集積度を著しく向コーさせることがで
きる。これに対して第３図（Ａ）乃至同図（Ｄ）にて示
した従来の方法で得られた半導体装置では、第２図（Ｂ
）に示す如く、第１層配線４とヴイアホール８の形成、
更には第２層配線９の形成に際しては相互にマスク合せ
誤差分だけ余分にマージンをとる必要がため、第１層配
線４及び第２層配線９の線幅、占有面積が大きくなり、
素子の集積度を大きくすることができない。

また、本発明方法によるものでは、層間絶縁膜２８が十
分な膜厚でしかも十分に平坦化されているので、断線の
発生を防止して高い導通確立で第２配線部材３０と接続
部材２５とを接続することができる。因みに、本発明方
法によるものでは接続面積が３ｘ３μ丸の場合９９．９
９９％の導通確立が得られるが、」二記従来方法による
ものでは、９９．９９％であることが実験的に確認され
ている。

〔発明の効果〕

以上説明した如く、本発明にかかる半導体装置の製造方
法によれば、高集積度で信頼性の高い多層配線構造の半
導体装置を容易に得ることができるものである。

【図面の簡単な説明】

第１図（Ａ）乃至同図（Ｆ）は、本発明にかかる半導体
装置の製造方法を工程順に示す説明図、第２図（Ａ）（
Ｂ）は、本発明の効果を示す説明図、第３図（Ａ）乃至
同図（Ｄ）は、従来の半導体装置の製造方法を工程順に
示す説明図である。 ２０・・・半導体基板　２１・・・絶縁膜　２２・・・
第１配線部材　２３・・・第１接続部材　２４・・・第
２接続部材　２５・・・接続部材　２６・・・第２レジ
スト膜２７・・・第２レジスト膜　２８・・・層間絶縁
膜　２９・・・第３レジスト膜　３０・・・第２配線部
材。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 く　　　　　　　　　　　　　＾ −の

Claims (1)

【特許請求の範囲】
1. 半導体基板上に絶縁膜を介して第１配線部材、接続部材
   を順次積層する工程と、前記接続部材上に所定パターン
   の第１レジスト膜を形成する工程と、該第１レジスト膜
   をマスクにして前記第１配線部材、前記接続部材をパタ
   ーニングする工程と、該第１レジスト膜を除去後、第２
   レジスト膜を形成する工程と、該第２レジスト膜をマス
   クにして前記接続部材をパターニングする工程と、前記
   第２レジスト膜を除去した後、前記第１配線部材、前記
   接続部材を覆う層間絶縁膜を前記絶縁膜上に形成する工
   程と、該層間絶縁膜上に第３レジスト膜を形成する工程
   と、該第３レジスト膜及び該層間絶縁膜に前記接続部材
   の頂部が露出するまでエッチングを施す工程と、露出し
   た前記接続部材に接続する第２配線部材を前記層間絶縁
   膜上に形成する工程とを具備することを特徴とする半導
   体装置の製造方法。