JPS626548A - タイミング信号抽出回路 - Google Patents
タイミング信号抽出回路Info
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- JPS626548A JPS626548A JP60144734A JP14473485A JPS626548A JP S626548 A JPS626548 A JP S626548A JP 60144734 A JP60144734 A JP 60144734A JP 14473485 A JP14473485 A JP 14473485A JP S626548 A JPS626548 A JP S626548A
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- Japan
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- pattern
- pulse
- output
- waveform
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はタイミング信号抽出回路、更に詳しく言えば、
受信信号の持つ基本周期に同期したタイミング信号を得
る回路に関する。
受信信号の持つ基本周期に同期したタイミング信号を得
る回路に関する。
ディジタル信号を伝送し、伝送されたディジタル信号を
再生したり、復号するためには受信したディジタル信号
の基本周期に同期したタイミング信号を発生することが
必要である。
再生したり、復号するためには受信したディジタル信号
の基本周期に同期したタイミング信号を発生することが
必要である。
このような伝送ディジタル信号の基本周期に同期したタ
イミング信号を得る回路、すなわちタイミング信号抽出
回路は従来種々の回路が知られている。
イミング信号を得る回路、すなわちタイミング信号抽出
回路は従来種々の回路が知られている。
それらのいずれの場合も受信信号から基本周期情報を抽
出して、これを電圧制御発振器（ＶＣＯ）の制御信号と
している。そのため、受信信号が歪を持つ場合、例えば
エコーによるパルス波形が歪んだり、又受信信号のパル
ス列の極性変化等によって、抽出した基本周期情報自体
にジッタが含まれる。この種のジッタは基本周期が長い
場合には問題がなく、従来大きな問題とされなかったが
、高速のパルス伝送においては、このジッタが重大な問
題となる。
出して、これを電圧制御発振器（ＶＣＯ）の制御信号と
している。そのため、受信信号が歪を持つ場合、例えば
エコーによるパルス波形が歪んだり、又受信信号のパル
ス列の極性変化等によって、抽出した基本周期情報自体
にジッタが含まれる。この種のジッタは基本周期が長い
場合には問題がなく、従来大きな問題とされなかったが
、高速のパルス伝送においては、このジッタが重大な問
題となる。
タイミング信号抽出回路として、受信パルス波形が最大
振幅となる時刻をタイミング点として抽出するため受信
パルスを時点ｔ＋Δｔとｔ−ｌｔ（但しｌｔは基本周期
より十分に短い時間）でサンプルし、この２つのサンプ
ル値の差が０となるように時点ｔを制御する回路が知ら
れている（波形差分タイミング抽出回路と呼ぶ、例えば
特開昭）、この波形差分タイミング抽出回路 では、エコーなどによる波形劣化が及ぼすジッタ及びｌ
ｔが有限値であるために生じるパターンジッタの点につ
いては考慮されていなかった。
振幅となる時刻をタイミング点として抽出するため受信
パルスを時点ｔ＋Δｔとｔ−ｌｔ（但しｌｔは基本周期
より十分に短い時間）でサンプルし、この２つのサンプ
ル値の差が０となるように時点ｔを制御する回路が知ら
れている（波形差分タイミング抽出回路と呼ぶ、例えば
特開昭）、この波形差分タイミング抽出回路 では、エコーなどによる波形劣化が及ぼすジッタ及びｌ
ｔが有限値であるために生じるパターンジッタの点につ
いては考慮されていなかった。
したがって、本発明の目的は、エコーなどによる波形劣
化が著しく、かつ、バイポーラ符号の信号などのように
波形の対称性が保たれないような伝送方式においても、
ジッタの少ないタイミング信号を抽出できる回路を実現
することである。
化が著しく、かつ、バイポーラ符号の信号などのように
波形の対称性が保たれないような伝送方式においても、
ジッタの少ないタイミング信号を抽出できる回路を実現
することである。
本発明は上記目的を達成するため、受信信号の全てを使
用せず、伝送信号であるパルス列の中でジッタの原因と
なる波形歪の発生の少ないパルスパターンの信号のみを
選択し、選択されたパルスパターン信号部分を使用して
（タイミング信号を発生する制御回路制御）正しいタイ
ミング信号を抽出するようにしたものである。
用せず、伝送信号であるパルス列の中でジッタの原因と
なる波形歪の発生の少ないパルスパターンの信号のみを
選択し、選択されたパルスパターン信号部分を使用して
（タイミング信号を発生する制御回路制御）正しいタイ
ミング信号を抽出するようにしたものである。
以下、実施例によって、本発明の詳細な説明する。
第１図は本発明によるタイミング抽出回路の一実施例の
構成を示す図である。
構成を示す図である。
入力端子１にパルス列からなる受信信号が加えられる６
等化器２は上記受信信号の波形等化を行う。等生型２の
出力の一部は識別器３に加えられ。
等化器２は上記受信信号の波形等化を行う。等生型２の
出力の一部は識別器３に加えられ。
上記パルタ列を識別する。又等化器２の出力の他の一部
は位相情報抽出回路５に加えられ受信信号の持つ位相情
報すなわちタイミング信号を抽出する。しかし、この段
階で得られたタイミング信号は、受信信号の波形歪によ
る影響を受けてタイミングジッタを持つものも含まれて
いる。上記位相情報抽出回路としては前述の波形差分型
タイミング抽出回路すなわち、等化波形を時刻ｔ−Δｔ
とｔ＋Ａｔでサンプルし、この２つのサンプルの振幅差
の極性を判定し、Ｉｔ Ｑ ＃ｌ 、 ＩＩ Ｉ １
１のディジタル信号を出力する（ここで、ｔはあらかじ
め内部で設定された識別時刻を示す）。
は位相情報抽出回路５に加えられ受信信号の持つ位相情
報すなわちタイミング信号を抽出する。しかし、この段
階で得られたタイミング信号は、受信信号の波形歪によ
る影響を受けてタイミングジッタを持つものも含まれて
いる。上記位相情報抽出回路としては前述の波形差分型
タイミング抽出回路すなわち、等化波形を時刻ｔ−Δｔ
とｔ＋Ａｔでサンプルし、この２つのサンプルの振幅差
の極性を判定し、Ｉｔ Ｑ ＃ｌ 、 ＩＩ Ｉ １
１のディジタル信号を出力する（ここで、ｔはあらかじ
め内部で設定された識別時刻を示す）。
パターン選択器４は上記識別器で識別されたパルス列の
中から特定のパターン、すなわち、波形歪等によってジ
ッタを生ぜしぬないパルス配列が形成されたときのみ出
力発生する手段である。
中から特定のパターン、すなわち、波形歪等によってジ
ッタを生ぜしぬないパルス配列が形成されたときのみ出
力発生する手段である。
上記パターン選択器４および位相情報抽出回路５の出力
はＡＮＤ回路６に加えられる。すなわちＡＮＤ回路６は
、抽出された位相情報のうち、上記パターン選択器５に
よって選択された特定のパターンのパルス列に対応する
もののみを分局器８に与える。上記分周器８は水晶発振
器７からの出。
はＡＮＤ回路６に加えられる。すなわちＡＮＤ回路６は
、抽出された位相情報のうち、上記パターン選択器５に
よって選択された特定のパターンのパルス列に対応する
もののみを分局器８に与える。上記分周器８は水晶発振
器７からの出。
力信号を分周する。通常はＮ（整数）分周しているが受
信信号の位相と抽出されたタイミング信号との位相差が
有るときは例えばＮ−１，Ｎ＋１の分局数に変えること
によって、分局器８の出力の抽出されたタイミング信号
と受信信号の位相を補正することによって、正しいタイ
ミング信号を出力する。 ・ 上記実施例に示すように、パターン選択器４によって、
特定のパルス列パターン、すなわち、誤った位相情報の
発生しがたいときのみ制御情報が発生するので、波形歪
に基づくパターンジッタの影響が著しく改善される。
信信号の位相と抽出されたタイミング信号との位相差が
有るときは例えばＮ−１，Ｎ＋１の分局数に変えること
によって、分局器８の出力の抽出されたタイミング信号
と受信信号の位相を補正することによって、正しいタイ
ミング信号を出力する。 ・ 上記実施例に示すように、パターン選択器４によって、
特定のパルス列パターン、すなわち、誤った位相情報の
発生しがたいときのみ制御情報が発生するので、波形歪
に基づくパターンジッタの影響が著しく改善される。
第２図は、受信信号のパルス列がバイポーラ符号である
場合の本発明によるタイミング抽出回路の具体的実施例
の構成を示す。
場合の本発明によるタイミング抽出回路の具体的実施例
の構成を示す。
本実施例ではバイポーラ符号を用いているため、等生型
２を通った後、識別器３は信号振幅１．ＯＶに対し±０
．５ ｖのしきい値を持った２つのコンパレータ１１−
１及び２、論理ゲート１２及び１３ならびラッチ機能を
もつシフトレジスタ１４−１及び１４−２によりバイポ
ーラ符号が±１のとき１４−１から、また、バイポーラ
符号がＯのとき１４−２から各々゛″１″のディジタル
信号が内部クロックＣＬＫＩに同期し送出される。すな
すなわち本実施例における識別器３の機能はデ−夕識別
の他にバイポーラ符号からＮＲＺ符号へのバイポーラ／
ニュポーラ変換の機能を持つものとする。パターン選択
器４は１４−３〜１４−９シフトレジスタ１４−３〜１
４−９と識理的乗算器（ＡＮＤ回路）６−３により、デ
ータパターンが”Ｏ，Ｏ，０，１，Ｏ″′の特定パター
ンのときのみ乗算器６−３の出力に１”を出力する。こ
こで”Ｏ，Ｏ，０，１，０”のパターンとは、はじめに
ａ ｂ ｉ ｔ １１ Ｑ ｊｌが連続しその後“１
，０”のパターンが表われることを示している。このパ
ターンにより３ビツト前に表われる全ての符号量干渉が
零であり、その後＃Ｊｌ、Ｑ１１のパターンによりｊ（
ｌ １１の後に続くパターン効果を取り除くことができ
る。
２を通った後、識別器３は信号振幅１．ＯＶに対し±０
．５ ｖのしきい値を持った２つのコンパレータ１１−
１及び２、論理ゲート１２及び１３ならびラッチ機能を
もつシフトレジスタ１４−１及び１４−２によりバイポ
ーラ符号が±１のとき１４−１から、また、バイポーラ
符号がＯのとき１４−２から各々゛″１″のディジタル
信号が内部クロックＣＬＫＩに同期し送出される。すな
すなわち本実施例における識別器３の機能はデ−夕識別
の他にバイポーラ符号からＮＲＺ符号へのバイポーラ／
ニュポーラ変換の機能を持つものとする。パターン選択
器４は１４−３〜１４−９シフトレジスタ１４−３〜１
４−９と識理的乗算器（ＡＮＤ回路）６−３により、デ
ータパターンが”Ｏ，Ｏ，０，１，Ｏ″′の特定パター
ンのときのみ乗算器６−３の出力に１”を出力する。こ
こで”Ｏ，Ｏ，０，１，０”のパターンとは、はじめに
ａ ｂ ｉ ｔ １１ Ｑ ｊｌが連続しその後“１
，０”のパターンが表われることを示している。このパ
ターンにより３ビツト前に表われる全ての符号量干渉が
零であり、その後＃Ｊｌ、Ｑ１１のパターンによりｊ（
ｌ １１の後に続くパターン効果を取り除くことができ
る。
一方、等生型２の出力より波形差分器５はコンパレータ
１１−１及び１１−２の出力情報よりバイポーラパルス
が“１″あるいは“−１″のときのみ波形差分の情報を
とり込み、位相の進め、遅れ情報を各々シフトレジスタ
１４−１０及び１４−２に送出するいわゆる波形差分型
タイミング抽出回路である。１４−１０〜１４−１３ま
でのシフ１〜レジスタはこの位相情報を遅延させるため
必要となる。すなわち、本遅延回路はパターン選択回路
４によって送出される“Ｏ，Ｏ，０，１，０”のパター
ン中゛′１”の時刻におけるタイミング情報に同期させ
るために必要となる。選択パターンに同期した位相情報
は論理的乗算器６−１．６−２により上記パターンが表
われた時のみ、アップ／ダウンカウンタ１０に情報を送
出する。このアップダウンカウンタ１０は入力パルスを
カウントし、オーバーフローまたはアンダーフローが生
じた際に水晶発振器７の発振周波数を分周する分周器８
の分周比を微少に変化させる。いわいるディジタルＰＬ
Ｌ （フェーズ・ロック・ループ）の構成となっている
。また、この１０，８．７によって構成されるＰＬＬは
、第３図に示すようにアナログＰＬＬの形式でも実現で
きる。第３図では第２図のアンドゲート６−１及び６−
２の出力をアナログ的に積分しＶＣＯ（電圧制御型発振
器）１５の発振周波数を制御する構成となっている。
１１−１及び１１−２の出力情報よりバイポーラパルス
が“１″あるいは“−１″のときのみ波形差分の情報を
とり込み、位相の進め、遅れ情報を各々シフトレジスタ
１４−１０及び１４−２に送出するいわゆる波形差分型
タイミング抽出回路である。１４−１０〜１４−１３ま
でのシフ１〜レジスタはこの位相情報を遅延させるため
必要となる。すなわち、本遅延回路はパターン選択回路
４によって送出される“Ｏ，Ｏ，０，１，０”のパター
ン中゛′１”の時刻におけるタイミング情報に同期させ
るために必要となる。選択パターンに同期した位相情報
は論理的乗算器６−１．６−２により上記パターンが表
われた時のみ、アップ／ダウンカウンタ１０に情報を送
出する。このアップダウンカウンタ１０は入力パルスを
カウントし、オーバーフローまたはアンダーフローが生
じた際に水晶発振器７の発振周波数を分周する分周器８
の分周比を微少に変化させる。いわいるディジタルＰＬ
Ｌ （フェーズ・ロック・ループ）の構成となっている
。また、この１０，８．７によって構成されるＰＬＬは
、第３図に示すようにアナログＰＬＬの形式でも実現で
きる。第３図では第２図のアンドゲート６−１及び６−
２の出力をアナログ的に積分しＶＣＯ（電圧制御型発振
器）１５の発振周波数を制御する構成となっている。
１５−１．１５−２は定電流源を示し、アンドゲート６
−１及び６−２からのアップ・ダウン（Ｕ Ｐ １００
１１ＩＮ）パルスによって駆動され積分容量１７に正負
の電荷をチャージする。１８はバッファでありＶＣＯ１
９を駆動する。
−１及び６−２からのアップ・ダウン（Ｕ Ｐ １００
１１ＩＮ）パルスによって駆動され積分容量１７に正負
の電荷をチャージする。１８はバッファでありＶＣＯ１
９を駆動する。
また、第４，５にパターン選択回路４の他の実施例を示
した。第４図は−１，Ｏ，＋１．Ｏ。
した。第４図は−１，Ｏ，＋１．Ｏ。
−１あるいは＋１．Ｏ，−１，Ｏ，＋１のパターン、第
５図は＋１．−１．＋１．−１．＋１あるいは−１，＋
１．−１．＋１．−１のパターンについて各々５ビツト
中の真中のビットが表われた際にタイミング抽出を行っ
たものである。
５図は＋１．−１．＋１．−１．＋１あるいは−１，＋
１．−１．＋１．−１のパターンについて各々５ビツト
中の真中のビットが表われた際にタイミング抽出を行っ
たものである。
〔発明の効果）
エコーなど、波形劣化が著しくかつバイポーラ符号など
パターン効果がある場合、従来の波形差分型タイミング
抽出方式では波形の対称性劣化によりタイミングジッタ
が増大するが本発明によればエコーの影響を受けないパ
ターンを選択しタイミング情報を抽出できるためジッタ
電圧の効果がある。また符号自体が持つパターンジッタ
も同様の手法（パターンを選択する）により除去できる
。
パターン効果がある場合、従来の波形差分型タイミング
抽出方式では波形の対称性劣化によりタイミングジッタ
が増大するが本発明によればエコーの影響を受けないパ
ターンを選択しタイミング情報を抽出できるためジッタ
電圧の効果がある。また符号自体が持つパターンジッタ
も同様の手法（パターンを選択する）により除去できる
。
第１図は本発明によるタイミング抽出回路の一実施例の
構成を示す図、第２図は第１図の詳細な実施例を示す図
、第３図は本発明の他の実施例における回路図、第４お
よび第５図はいずれも第２図のパターン選択回路４の他
の回路図を示す。 １・・・入力端子、２・・・等比器、３・・・識別器、
４・・・パターン選択回路、訃・・位相情報抽出回路、
６・・・論 −理的乗算器、７・・・水晶発振
器、８・・・分周器、９・・・タイミング信号出力端子
、１０・・・アップ／ダウンカウンタ、１１・・・コン
パレータ、１２・・・論理的排第 ／ 凹 第 ３ 口 ６−／出７７ＶＣＩＤ ６−１．６−２八η＼ 手続補正書 二ＪＧ ｆ生の表示 昭和６０ 年特許願第 １４４７３４ 号発明の名称 タイミング信号抽出回路 補正をする者 １１ｆ′目の１亜 特許出願人 と１ 称 ！５１０１株式二川 計重 立
装 イ乍 折代 理 人 居 所 〒１００東京都千代田区丸の内−丁目５
番１号株式会ン１０ｃｆ製ｒ１所内 電話 １）・１・
２１２−１１１１＋人代ノイン補正の内容 １１本願明細書、第９頁、第１２行の後に下記文章を加
入する。 記
構成を示す図、第２図は第１図の詳細な実施例を示す図
、第３図は本発明の他の実施例における回路図、第４お
よび第５図はいずれも第２図のパターン選択回路４の他
の回路図を示す。 １・・・入力端子、２・・・等比器、３・・・識別器、
４・・・パターン選択回路、訃・・位相情報抽出回路、
６・・・論 −理的乗算器、７・・・水晶発振
器、８・・・分周器、９・・・タイミング信号出力端子
、１０・・・アップ／ダウンカウンタ、１１・・・コン
パレータ、１２・・・論理的排第 ／ 凹 第 ３ 口 ６−／出７７ＶＣＩＤ ６−１．６−２八η＼ 手続補正書 二ＪＧ ｆ生の表示 昭和６０ 年特許願第 １４４７３４ 号発明の名称 タイミング信号抽出回路 補正をする者 １１ｆ′目の１亜 特許出願人 と１ 称 ！５１０１株式二川 計重 立
装 イ乍 折代 理 人 居 所 〒１００東京都千代田区丸の内−丁目５
番１号株式会ン１０ｃｆ製ｒ１所内 電話 １）・１・
２１２−１１１１＋人代ノイン補正の内容 １１本願明細書、第９頁、第１２行の後に下記文章を加
入する。 記
Claims (1)
- 【特許請求の範囲】 １、パルス信号の受信信号から位相情報を抽出する回路
と、上記パルス信号が特定のパターンとなつたことを検
出するパターン選択器と、上記パターン検出器の出力に
よつて、上記位相情報のうち、上記特定パターンに対応
する上記位相情報のみを有効としタイミング信号発生手
段の制御を行う手段とを有してなることを特徴とするタ
イミング信号抽出回路。 ２、第１項記載の回路において、上記位相情報を抽出回
路が上記受信信号の一定時間差を有する２つのサンプル
値を比較することによつて上記受信信号のパルスが最大
振幅となる位相を検出する回路で構成されたタイミング
信号抽出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144734A JPS626548A (ja) | 1985-07-03 | 1985-07-03 | タイミング信号抽出回路 |
| US06/878,582 US4775989A (en) | 1985-07-03 | 1986-06-26 | Timing phase detector circuit |
| CA000512724A CA1258297A (en) | 1985-07-03 | 1986-06-27 | Timing phase detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144734A JPS626548A (ja) | 1985-07-03 | 1985-07-03 | タイミング信号抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626548A true JPS626548A (ja) | 1987-01-13 |
Family
ID=15369099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144734A Pending JPS626548A (ja) | 1985-07-03 | 1985-07-03 | タイミング信号抽出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4775989A (ja) |
| JP (1) | JPS626548A (ja) |
| CA (1) | CA1258297A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424882A (en) * | 1989-03-13 | 1995-06-13 | Hitachi, Ltd. | Signal processor for discriminating recording data |
| US5267267A (en) * | 1989-03-13 | 1993-11-30 | Hitachi, Ltd. | Timing extraction method and communication system |
| JP2664249B2 (ja) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| US5237590A (en) * | 1989-03-13 | 1993-08-17 | Hitachi, Ltd. | Timing extraction circuit and communication system utilizing the same |
| JP2512586B2 (ja) * | 1990-03-08 | 1996-07-03 | 富士通株式会社 | フレ―ム同期依存型ビット同期抽出回路 |
| KR102050777B1 (ko) * | 2018-03-13 | 2019-12-02 | 한국과학기술원 | 위상 조정장치와 그 동작방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2449376A1 (fr) * | 1979-02-15 | 1980-09-12 | Trt Telecom Radio Electr | Dispositif de restitution d'horloge pour recepteur de donnees transmises par modulation de phase d'une porteuse |
| US4404680A (en) * | 1980-11-03 | 1983-09-13 | Telex Computer Products, Inc. | Digital phase synchronizer |
| GB2153186B (en) * | 1984-01-13 | 1987-04-23 | Ncr Co | Digital data receiver including timing adjustment circuit |
-
1985
- 1985-07-03 JP JP60144734A patent/JPS626548A/ja active Pending
-
1986
- 1986-06-26 US US06/878,582 patent/US4775989A/en not_active Expired - Fee Related
- 1986-06-27 CA CA000512724A patent/CA1258297A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1258297A (en) | 1989-08-08 |
| US4775989A (en) | 1988-10-04 |
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