JPS6265440A - 半導体素子の突起電極形成方法 - Google Patents
半導体素子の突起電極形成方法Info
- Publication number
- JPS6265440A JPS6265440A JP20558485A JP20558485A JPS6265440A JP S6265440 A JPS6265440 A JP S6265440A JP 20558485 A JP20558485 A JP 20558485A JP 20558485 A JP20558485 A JP 20558485A JP S6265440 A JPS6265440 A JP S6265440A
- Authority
- JP
- Japan
- Prior art keywords
- film
- protruding electrode
- etching
- metal film
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、多層金属膜の上層の所定の領域に接触させて
めっき法により被着する半導体素子の突起電極の形成方
法に関する。
めっき法により被着する半導体素子の突起電極の形成方
法に関する。
例えばフリップチップ方式におけるワイヤレスボンディ
ング用の突起電極は、金あるいはすず鉛合金のめつきに
より形成される。その場合突起電極の大きさを規定する
ため、従来は突起電極の接触する多層金属膜の上層は所
定の領域のみを露出させてレジスト膜で周辺部を覆う、
第２図は突起電極形成の工程の一例を示し、半導体基板
上に直接あるいは酸化膜を介して設けられる↑ｔｉｌｌ
！ｌの上を絶縁ｌｌ１２で覆い、ホトリソグラフィ法で
設けた開口部に接触するＰｄ膜３．さらにその上にＡｕ
膜４を蒸着等で積層する。＾ｕＷｊ４４の上にレジスト
膜５を塗布し、ホトリソグラフィ法でパターニングして
開口部を設け、その開口部に接触する＾Ｕ突起電極６を
めっきにより形成する。しかしこのような工程では、金
属１８１４の上に塗布したレジスト膜５のパターニング
の際、薄膜４の上に有機物残渣が残り、その上にめっき
される突起電極６と１膜４との付着強度が低くなる場合
がある。
ング用の突起電極は、金あるいはすず鉛合金のめつきに
より形成される。その場合突起電極の大きさを規定する
ため、従来は突起電極の接触する多層金属膜の上層は所
定の領域のみを露出させてレジスト膜で周辺部を覆う、
第２図は突起電極形成の工程の一例を示し、半導体基板
上に直接あるいは酸化膜を介して設けられる↑ｔｉｌｌ
！ｌの上を絶縁ｌｌ１２で覆い、ホトリソグラフィ法で
設けた開口部に接触するＰｄ膜３．さらにその上にＡｕ
膜４を蒸着等で積層する。＾ｕＷｊ４４の上にレジスト
膜５を塗布し、ホトリソグラフィ法でパターニングして
開口部を設け、その開口部に接触する＾Ｕ突起電極６を
めっきにより形成する。しかしこのような工程では、金
属１８１４の上に塗布したレジスト膜５のパターニング
の際、薄膜４の上に有機物残渣が残り、その上にめっき
される突起電極６と１膜４との付着強度が低くなる場合
がある。
本発明は、上述の欠点を除去して多層金属膜上にめっき
により付着強度の高い突起電極を形成する方法を提供す
ることを目的とする。
により付着強度の高い突起電極を形成する方法を提供す
ることを目的とする。
本発明によれば、多層金属膜の上層の少なくとも突起電
極を形成すべき領域を多層金属膜の上層金属よりエツチ
ングされやすい金属からなる膜によって被覆し、次いで
被覆した金属膜をエツチングにより除去したのち突起電
極のめっきを行なうことにより、エツチングされた清浄
な面にめっきすることによって付着強度を向上させて上
記の目的を達成する。
極を形成すべき領域を多層金属膜の上層金属よりエツチ
ングされやすい金属からなる膜によって被覆し、次いで
被覆した金属膜をエツチングにより除去したのち突起電
極のめっきを行なうことにより、エツチングされた清浄
な面にめっきすることによって付着強度を向上させて上
記の目的を達成する。
第１図ｔａｌ、（ｂｌは本発明の一実施例を示し、第２
図と共通の部分には同一の符号が付されている。 第１図（ａｌにおいては、第２図の場合と同様に図示し
ない半導体基板上のＴｉ膜１の上に絶縁膜２の開口部に
おいて接触する２６Ｍ３、そしてその上に＾Ｕ膜４を蒸
着等で積層する。さらに本発明によりその上にＴｉｌｌ
１７を蒸着等で形成し、レジスト膜５はこの上に塗布す
る０次にホトリソグラフィ法で設けたレジスト膜５の開
口部を通じて最上層のｔｉｌ１７をエンチングで除去し
、＾ｕｌ！４０表面を露出させる。このようなエツチン
グはＴｉがＡｕよりエツチングされやすいので容易にで
きる。第１図＋ｂｌに示すようにこうして露出したＡｕ
１Ｑ４の面に接触するＡｕ突起電極６をめっきにより形
成する。露出したＡｕ膜４の面は清浄で有機物残渣がな
いため、突起電極６とＡｕ膜４との付着強度は高い。 【発明の効果］ 本発明は、突起電極を形成すべき多層金属膜表面領域を
エツチングされやすい金属膜で覆い、その金属膜をエン
チングにより除去したあと清浄な多層金属膜表面に接触
して突起電極を形成するもので、多層金属膜表面と突起
電極との良好な密着が得られ、突起を橿を有する半導体
素子の信頼性向上に有効である。
図と共通の部分には同一の符号が付されている。 第１図（ａｌにおいては、第２図の場合と同様に図示し
ない半導体基板上のＴｉ膜１の上に絶縁膜２の開口部に
おいて接触する２６Ｍ３、そしてその上に＾Ｕ膜４を蒸
着等で積層する。さらに本発明によりその上にＴｉｌｌ
１７を蒸着等で形成し、レジスト膜５はこの上に塗布す
る０次にホトリソグラフィ法で設けたレジスト膜５の開
口部を通じて最上層のｔｉｌ１７をエンチングで除去し
、＾ｕｌ！４０表面を露出させる。このようなエツチン
グはＴｉがＡｕよりエツチングされやすいので容易にで
きる。第１図＋ｂｌに示すようにこうして露出したＡｕ
１Ｑ４の面に接触するＡｕ突起電極６をめっきにより形
成する。露出したＡｕ膜４の面は清浄で有機物残渣がな
いため、突起電極６とＡｕ膜４との付着強度は高い。 【発明の効果］ 本発明は、突起電極を形成すべき多層金属膜表面領域を
エツチングされやすい金属膜で覆い、その金属膜をエン
チングにより除去したあと清浄な多層金属膜表面に接触
して突起電極を形成するもので、多層金属膜表面と突起
電極との良好な密着が得られ、突起を橿を有する半導体
素子の信頼性向上に有効である。
第１図は本発明の一実施例の工程を順次示す断面図、第
２図は従来の方法を示す断面図である。 １：Ｔｉ膜、３：Ｐｄｌ’ｌ、４コ＾ｕｌｌ、５ニレジ
スト膜、６：＾Ｕ突起１を橿、７：Ｔｉ膜。 第１図 第２図
２図は従来の方法を示す断面図である。 １：Ｔｉ膜、３：Ｐｄｌ’ｌ、４コ＾ｕｌｌ、５ニレジ
スト膜、６：＾Ｕ突起１を橿、７：Ｔｉ膜。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）多層金属膜の上層の所定の領域に接触させてめっき
法により突起電極を形成するに際し、多層金属膜の上層
の少なくとも前記所定の領域を該上層の金属よりエッチ
ングされやすい金属からなる膜によって被覆し、次いで
被覆した該金属膜をエッチングにより除去したのち突起
電極のめっきを行なうことを特徴とする半導体素子の突
起電極形成方法。 ２）特許請求の範囲第１項記載の方法において、多層金
属膜の上層が金、被覆金属膜がチタンそして突起電極が
金よりそれぞれなることを特徴とする半導体素子の突起
電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558485A JPS6265440A (ja) | 1985-09-18 | 1985-09-18 | 半導体素子の突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558485A JPS6265440A (ja) | 1985-09-18 | 1985-09-18 | 半導体素子の突起電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265440A true JPS6265440A (ja) | 1987-03-24 |
Family
ID=16509296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20558485A Pending JPS6265440A (ja) | 1985-09-18 | 1985-09-18 | 半導体素子の突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265440A (ja) |
-
1985
- 1985-09-18 JP JP20558485A patent/JPS6265440A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5631499A (en) | Semiconductor device comprising fine bump electrode having small side etch portion and stable characteristics | |
| US5418186A (en) | Method for manufacturing a bump on a semiconductor chip | |
| JPS6149819B2 (ja) | ||
| US4057659A (en) | Semiconductor device and a method of producing such device | |
| CN100382262C (zh) | 半导体装置及其制造方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JPS6265440A (ja) | 半導体素子の突起電極形成方法 | |
| JP3370663B2 (ja) | 半導体放射線検出素子アレイおよびはんだバンプの作成方法 | |
| JPS63122248A (ja) | 半導体装置の製造方法 | |
| JPH03101234A (ja) | 半導体装置の製造方法 | |
| US5942448A (en) | Method of making contacts on an integrated circuit | |
| JP3263859B2 (ja) | 半導体装置 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JP2748530B2 (ja) | 半導体装置の製造方法 | |
| JP2720442B2 (ja) | 磁気抵抗素子の製造方法 | |
| JPS6336548A (ja) | 半導体装置及びその製造方法 | |
| JPH06342796A (ja) | 突起電極の形成方法 | |
| JPH0252436A (ja) | ハンダバンプ製造方法 | |
| JPH027435A (ja) | 金属パンプ電極を有する半導体装置 | |
| JPH0226780B2 (ja) | ||
| JPS5815254A (ja) | 半導体素子の製造方法 | |
| JPH02277242A (ja) | 半導体装置の製造方法 | |
| KR100237671B1 (ko) | 반도체 장치 제조방법 | |
| JPH02198141A (ja) | 半導体装置のバンプ電極の製造方法 | |
| JPH03190240A (ja) | 半導体装置の製造方法 |