JPS6265328A - エツチング法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔°産業上の利用分野〕 本発明は、例えば半導体デバイスの製造に際して用いら
れるリアクティブイオンエツチング等のエツチング法に
関するものである。

〔従来技術とその問題点〕

近年、Ｓｉ半導体デバイスは高密度化の一途をたどって
おり、その製造プロセスにおいては微細加工を可能にす
るりアクティブイオンエツチング（以下単にＲＩＥと略
す）が頻繁に用いられている。

このＲＩＥの手段は、フロン系や塩化物等のガスを用い
、そして反応室内で高周波励起等を行なってプラズマを
発生せしめ、プラズマ中に発生するイオンやラジカルを
反応種としてエツチングを行なうものである。そして、
このＲＩＥによれば基板に対して垂直に近い側壁を持つ
エツチングが行なえることより、微細加工に適している
。

ところが、半導体デバイスの製造プロセスにおいては、
このようなＲＩＨされた膜上にさらシζ他の膜を堆積す
ることが多く行なわれている。

しかるに、側壁部分が垂直に近いと、エツチング加工さ
れた膜の上に他の膜を堆積する場合に、このエツチング
加工部分への新しい膜の堆積が良好に行なわれない欠点
がある。

すなわち、第３図に示す如く、５ｉｎｓ膜１上にＡｔ膜
を被覆する場合を説明すると、ＳｉＯ霊　膜１をＲＩＥ
によって穴開けすると、この穴２の部分の側壁は急峻で
あることより、この側壁部分に被覆されるＡｔ膜３ａは
平坦な５ｉＣＬ膜ｌ上に被覆されるＡｔ膜３ｂより極端
に薄いものとなってしまい、又、穴２の底部分に被覆さ
れるＡｔ膜３ＣもＡｔ膜被着時のシャドー効果によって
薄く、さらにはＡｔ膜３ｃの周辺部にはクラック４が生
じたりする。尚、このような悪現象は穴２０寸法が小さ
い程顕著にあられれる。そして、このような現象は、半
導体デバイスの特性を低下させるものである。

そこで、このような欠点に対する対策として、第４図に
示す如く、エツチング中のレジスト膜の横方向の膜べり
を利用して、５ｉＯ＝膜１のＲＩＥによる穴２の側壁に
θ（（１（９０°）のテーパーをつけるようにすること
が行なわれている。尚、第４図中、３はＲＩＥ後に被覆
されたＡｔ膜である。

ところが、上記のレジスト膜の膜ベリを利用したテーパ
ーＲＩＥ法では、テーパー角θはエツチング条件によっ
て決まるレジスト膜と下地Ｓ　ｉ　Ｏｔｉｌｌとのエツ
チング速度比（選択比）により一義的に決まってしまい
、通常行なわれている選択比が大きな場合には小さなテ
ーパー角θは得られない。又、小さな選択比となるよう
にして小さなテーパー角θが得られたとしても、このよ
うなＲＩＥでは穴２の寸法を決める底辺部の長さに再現
性が得られず、高精度を要求される半導体デバイスの製
造プロセスには望ましいものではない。

〔発明の開示〕

本発明者は、前記の問題点に鑑み、穴のアスペクト比（
穴の部分の側壁の高さと底辺部の長さの比）が小さけれ
ば穴部の被覆率に問題がないこと、さらに穴上部の角に
テーパーが付いていればシャドー効果を解消できるであ
ろうとの啓示を得、すなわちエツチングされた被エツチ
ング部、例えばＳ　ｉ　Ｏｘ膜１のエツチング形状が第
１図に示されるように行なわれていれば、前記の問題点
が解決できるであろうとの啓示を得た。

そこで、第１図に示されるようなエツチング形状のもの
が得られるエツチング法についての研究を押し進めた結
果、ＲＩＥにおいては通常被エツチング基板が設置され
る電極はレジストの選択比を上げる目的等の為に水冷さ
れていることに注目し、この電極に流されている水の温
度をコントロールすれば被エツチング基板の温度がコン
トロールされ、その結果レジストとの反応を制御でき、
第１図に示されるようなエツチング形状のものが得られ
ることを見い出し、本発明を成し遂げたのである。

例えば、所定の反応ガスにＯｌを５％添加した状態でＲ
ＩＥを行ない、被エツチング基板温度とテーパー角との
関係を調べると第２図に示すような結果が得られ、これ
によれば約７０℃以上に被エツチング基板を保持すれば
レジストとの反応が促進（レジストに対するエツチング
速度が増大）されることがわかるので、エツチング開始
から所定時間経過後に被エツチング基板を７０℃以上に
保持すれば、第１図に示すようなエツチング形状のもの
が得られることがわかる。

〔実施例〕

Ｓｉ半導体基板上の５ｉｎｓ膜に対して、反応ガスＣＨ
Ｆ　ｓとＯｌ　（Ｏｓは３０ｖｏｔ％）、ガス圧０．０
５　Ｔｏｒｒ。

高周波電力密度０．２５Ｗ／ｃＩ！ｌの条件で１０分間
のＲＩＥを行ない、その後ＲＩＥ装置の被エツチング基
板が設置されている電極に流されている水の温度を７０
℃以上に高め°、引き続いて同様な条件下で１゜分間の
ＲＩＥを行なう。

すなわち、ＲＩＥ中期以降における被エツチング基板の
温度を高めることにより、中期から後期にかけてのレジ
スト膜に対するＲＩＥ速度を初期におけるレジスト順に
対するＲＩＥ速度より大きくして５ｉｎｓ膜のＲＩＥを
行なうのである。

上記のようにしてＲＩＥが行なわれると、第１図に示す
ようなエツチング形状のものが得られ、そしてこのよう
な場合にあっては、エツチング初期の垂直エツチングが
穴の寸法を決めることより、穴の寸法を決める底部のマ
スク寸法に対する寸法シフトがなく、高精度に穴２を形
成でき、しかも中期以降のＲＩＨによって大部分の上側
角にはテーパー５が付いていることより、例えばＡｔ１
１Ｊを被覆する場合にあっては、Ａｔ膜の被覆が良好に
行なえないといった問題も起きないものである。

〔効果〕

本発明に係るエツチング法は、エツチング開始時から所
定時間経過後にｎｉｌ記のエツチング初期段階時ノエッ
チング速度より大きなエツチング速度でレジスト膜のエ
ツチングを行なうようにするので、得られる被エツチン
グ部の形状を高精度に形成でき、すなわち穴を形成する
場合にあっては穴底部の寸法とマスク寸法との間には大
きな差がなく、高精度で再現性良く穴を形成できるよう
になり、又、穴上部の角の部分にはテーパーが付いてい
るように穴を形成できることから、被エツチング部の上
に膜を形成する場合にはこの膜を良好に形成でき、そし
て本発明のエツチング法が半導体デバイスの製造プロセ
スに適用された場合には良好な特性の半導体デバイスが
得られる等の特長を有する。

【図面の簡単な説明】

第１図は本発明に係るエツチング法が実施された場合の
被エツチング部の形状を説明する断面図、第２図は被エ
ツチング基板の温度と被エツチング部のテーパー角との
関係を示すグラフ、第３図及び第４図は従来のエツチン
グ法が実施された場合の被エツチング部の形状を説明す
る断面図である。 １・・・５ｉｎｓ膜、２・・・穴、５・・・テーパー。

Claims (1)

1. 【特許請求の範囲】 １　エッチング開始時から所定時間経過後に前記のエッ
   チング初期段階時のエッチング速度より大きなエッチン
   グ速度でレジスト膜のエッチングを行なうことを特徴と
   するエッチング法。 ２　特許請求の範囲第１項記載のエッチング法において
   、エッチング開始時から所定時間経過後に被エッチング
   材の温度を高くするもの。