JPS6265148A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 ｖ１要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 主記憶装置として使用されるメモリシステムであって、
２ｎ個（ｎ＝１、２．３．−・−）のバンクに分割して
、Ｎビット（Ｎ・１．２，３．　・・−；Ｎ≧ｎ）の数
で表されるメモリシステムのアドレスの内、ｎビットで
バンクを指定し、残りのＮ−ｎビットでバンク内の変位
を指定するように構成されたメモリシステムにおいて、
Ｎビットで主記憶アドレスを指定するようなデータ処理
装置との間でデータのアクセス処理を行う際に、該主記
憶アドレスの内のＮ−ｎビット（ａ）を、上記バンク内
の変位とし、このＮ−ｎビット（ａ）と、上記主記憶ア
ドレスの残りのｎビット（ｂ）とを加算し、該加算結果
の下位ｎビフ）　（ｑ）で、上記のバンクを指定するよ
うにして、主記憶アドレスをメモリシステムのアドレス
に変換するようにしたものである。

〔産業上の利用分野〕

本発明は、メモリアクセス制御方式に係り、特に複数個
のバンクに分割されたメモリシステムに対して、インク
リープ方式でディスタンスアクセスを行う場合のバンク
コンフリクトを少なくする為のアドレス変換方式に関す
る。

計算機技術の著しい進歩に伴って、最近普及してきた科
学計算用ベクトル計算機等においては、主記憶装置をア
クセスする命令等を実行する際、該主記憶装置とデータ
処理装置との間で同時に複数のデータを高速に転送しな
ければならない場合がある。

、咳データアクセスの高速化の為には、−ａに主記憶装
置を多数のバンクに分割しておき、主記憶装置とデータ
処理装置との間に複数個のデータバスを設け、各バスに
バンクを割り当てることによって並列アクセスを行う方
法が取られている。

第３図は、このような複数個のデータバスを備えた計算
機システムの一例の概要を示した図であって、２ｒ１（
ｎ＝１、２，３．・・・）個のメモリバンクに分割して
構成され、主記憶装置として使用されるメモリシステム
１と、データ処理装置２とからなり、各々の間はアドレ
スバスと、複数のデータバスによって接続されている。

これらの間で、データのアクセス処理をする場合、先ず
、データ処理装置２がアクセスするべきデータの主記憶
アドレスを、アドレスバスを通してメモリシステム１に
送出する。

次に、該メモリシステム１が上記主記憶アドレスに対応
するデータが格納されている所のメモリバンクから、上
記データを取り出し、これを該メモリバンクに接続され
ている一本のデータバスを通して、上記データ処理装置
２に送出する。

一般に、メモリシステム１は、比較的アクセス速度が遅
いメモリ素子から構成されており、−個のメモリバンク
に対するアクセスに、データ処理装置のデータ処理サイ
クル（所謂、マシンサイクル）の何すイクル分にも相当
するアクセス時間が必要であり、この間当該バンクに対
するアクセス処理はできない。

然し、あるバンクに対するアクセス中でも、これとは別
のバンクに対するアクセスならば、並行して実行するこ
とができる。

即ち、順次別々のバンクに対するアクセスを行う限り、
データ処理装置から次々にアドレスを送出して、複数個
のバンクを並列に使用することにより、ｌサイクルに１
データのスループ７トを得ることができる。

ところが、このようなメモリシステムにおいても、ベク
トルデータのディスタンスアクセス、つまり、アクセス
すべきデ゛−り列の主記憶アドレスが、例えば、０，８
．１６，２４．３２．・・・と云うように、一定間隔で
、飛び飛びの値をとるようなアクセス列では、スルーブ
ツトの低下が起きることがある。

例えば、バンク０のアドレス割り付けが、０．８゜１６
、２４．３２．−・−となっていると、上記のようなデ
ィスタンスアクセスでは、毎回同じバンクに対してアク
セスする、所謂バンクコンフリクトが起こることになる
。

実際のベクトル計算プログラム（高速フーリエ変換（Ｆ
ＦＴ）、ソーティング等）では、上記のようなディスタ
ンスが２の冨乗となるようなディスタンスアクセスが頻
繁に行われるので、バンクコンフリクトによるスループ
、トの低下は、ベクトル計算速度の低下の重大な要因と
なっている・従って・ディスタンスアクセスを行っても
、バ〉′クコンフリクトが起こらないようなメモリアク
セス制御方式が要求されるようになってきた。

〔従来の技術と発明が解決しようとする問題点〕第４図
は、従来のメモリシステムと、それに対する主記憶アド
レスの割り付は方の一例を示した図である。

誤メモリシステムは２ｎ個（本図においては、ｎ・３）
のバンクに分割して主記憶アドレスをインクリーブした
形で各バンクに割り付けである。

この割り付は方は、主記憶アドレスを、Ａｖ＝　２　ｎ
ａ＋ｂ　　（ａ＝Ｏｉ１．＋２＋−−：ｂ＝０．１，２
．−−＝・−＋２’　−１）で表すと、該ＡＶに対応す
るメモリバンクは、第りバンク目で、バンク内の変位は
ａで示されるような割り付は方である。

つまり、ＡｙをＮビット（Ｎ＝Ｉ、２．３．−−、Ｎ≧
ｎ）の２進数で表した場合の、下位ｎビットはバンク番
号を指定し、上位Ｎ−ｎピントはバンク内の変位を指定
する。

例えば、第４図中において、Ａｖ・２Ｈ１０進）の時、
これを２進数で表すと、 ＾シー１０１０１ となり、下位ｒ１−３ビットのバンク番号は、ｂ・１０
１・５（１０進） となり、上位Ｎ−ｎ・２ビツトのバンク内変位は、ａ−
１０−２（１０進） となる、他のＡｖに対しても同様である。

上記のバンク番号、及びバンク内変位のデコードは、そ
れぞれデコーダｌａ、　ｌｂで行われる。

データ処理装置からデータアクセスを行う場合、メモリ
システムは上記のような方法で、データ処理装置からの
主記憶アドレス（ＡＶ）を当該メモＩＪ　システムのア
ドレス（バンク番号と、バンク内変位）の指定に用いる
。

ところが、このようなメモリシステムの場合、前述のよ
うに、ベクトルデータのディスタンスアブセス、つまり
、アクセスすべきデータ列の主記憶アドレスが、例えば
、０．８．１６．２４．３２．−・と云うように、一定
間隔で填び飛びの値をとるようなアクセス列では、スル
ーブツトの低下が起きることがあると云う問題があった
。

例えば、上の例のようにディスタンス（主記憶アドレス
の間隔）が８の場合、メモリシステムが第４図のように
なっていると、データ処理装置は毎回同じバンクに対し
てアクセスすることになる。

即ち、アクセスの１回毎に前のアクセスとのバンクの競
合（バンクコンフリクト）が起こり、少なくともメモリ
素子に対するアクセス時間の分だけ、何マシンサイクル
も待たなければならない。

このように、一般に、ディスタンスが２の冨乗（２，４
，８，１６，３２，−・・）であるようなベクトルデー
タのディスタンスアクセスでは、数エレメント、又は、
１エレメントのアクセス毎にバンクコンフリクトが起こ
ることになる。

このようなバンクコンフリクトを避ける為に、バンクの
数を２ｎの形ではなく、例えば、２ｒ′−１個にする等
の方法が容易に考えられる。然し、この場合、前述のよ
うに、主記憶アドレスの一部のビットをバンク番号の指
定に使用する等と云うような石車な方法で、メモリシス
テムのアドレスを指定することができないと云う問題が
ある。この方式では、該メモリシステムのアドレスの指
定に複雑な計算（除算等）が必要となり、時間と物量が
大量に要求されると云う問題があった。

本発明は上記従来の欠点に鑑み、ベクトルデータのディ
スタンスアクセスを行う際、該ディスタンスの値が２の
冨乗で与えられる場合でも、バンクコンフリクトが起こ
る割合を極力少なくして、スルーブツトを向上させる手
段を、四重な制御力。

法で実現する方法を提供することを目的とするものであ
る。

【問題点を解決する為の手段〕

第１図は本発明によるアドレス変換機構を示す概念図で
ある。

本発明においでは、データ処理装置から入力された、Ｎ
ビットの主記憶アドレス（Ａｖ）　１１の内、上位Ｎ　
−ｎビット（この値は、前述のａに相当する）は、メモ
リシステムのアドレス１３の内のバンク内変位として、
直接バンク内変位指定部１３０へ送出される。

上記主記憶アドレス（Ａν）１１の下位のｎビット（こ
の値は、前述のｂに相当する）と１上記ａの内の下位ｎ
ビットとが加夏器１２によって加算した時、この加算結
果の内、ｎビット目からのキャリ　（桁上げ）を除いた
ｎビットのデータは、この加算結果を２ｎで割った時の
剰余に等しい。

即ち、このｎビットのデータは、ａ＋ｂを２′″で割っ
た剰余、つまり、ｑＪＯＤ（ａ＋ｂ、　２″）に等しい
ことに着目して、上記剰余をバンク番号ｑとしてバンク
指定部１３１に送出するように構成する。

このように、ｎビットデータの加算と云う簡単な方法で
アドレス変換を行うことができる。

上記、ａ＋ｂ＝ｅを２ｎで割った時の剰余ｑが、該加算
（ａ＋ｂ）の下位ｎビットに等しいことは、例えば、 ｃ＝ｃｏ’、２ｃ１＋２”　Ｃ２＋２’　Ｃ３＋　−−
２とした時、 ココテ、ＣＯ＋２ＣＩ＋２２Ｃ２＋２ａＣ３＋　、、、
、、、、＋２１Ｍｃ（ｎ−１）は、最大ｂ２＋２２＋　
婆２旧・２ｎ−１−″　２ｎであるので、上記除算にお
ける剰余であって、且つ、ｎビットのデータであること
が理解される。

又、主記憶アドレス Ａｖ＝２ｎａ＋ｂ　（ａ＝０゜１，２．−；　ｂ＝０．
Ｃ２，−，２’　−１）−・−■ と、メモリシステムのアドレス（ａ、Ｑ）　　とが、ｑ
−ＭＯＤ（ａ＋ｂ、　２″）　−−−・−−−−−□−
−−−■と云う変換条件において、１対１に対応するこ
とが、以下の方法によって示される。即ち、先ず、・■
式より、ある整数Ｘに対して、ａ＋ｔ＝　２’　Ｘ＋ｑ
　−゛−−−−−−−−−−−−−−−−−−−−＠が
成り立つ。

パ・　ｂ＝　２Ｉ′Ｘ＋ｑ−ａ ここで、■から　０≦ｌ、　＜　２ｎであるので・０≦
２’　Ｘ＋ｑ−ａ　＜　２ｒ′ パ・　１翻≦Ｘ　＜ａ−ｑ　　＋１ ］Ｔ 上式を満たす整数ＸはＩｌｌつだけ存在し、’ｃｐｒ　
−“〜゛−゛゛−゛゛゛°°へ“−゛゛゛゛■ここで、
［〕はガウス記号を示す。

となる。

従って、ａとｑとが与えられた時、■、■から５°２ｎ
［￥−ｍ　−ａ＋ｑ となる。

故に、ａが与えられた時、ｎは予め定められているので
、あるｑに対応するｂは、唯１つだけ存在し、又、■よ
りｂに対応するｑも唯１つだけである。

よって、ｂとｑとは１対１に対応することが分かる。こ
のことは、主記憶アドレスＡｖが、メモリシステムのア
ドレス（ａ、ｑ）に、ｌ対ｌに対応していることを意味
している。

即ち・上記のようなアドレス変換を行っても、主記憶ア
ドレスと、メモリシステムのアドレスとは・　ｌ対ｌに
対応しており、メモリアクセス上に問題がないことが理
解できる。

〔作用〕

即ち、本発明によれば、主記憶装置として使用されるメ
モリシステムであって、２ｎ個＜ｎ、＝Ｃ２，３゜・−
・）のバンクに分割して、Ｎピノ１−（Ｎ・ｉ、２，３
゜；Ｎ≧ｎ）の故で表されるメモリシ・ステムのアドレ
スの内、ｎビ・、・１・で・・＼ンクを指定し、残りの
しｎビットでバンク内の変位を指定するように構成され
たメモリシステムにおいて、Ｎビットで主記憶アドレス
を指定するようなデータ処理装置との間でデータのアク
セス処理を行う際に、該主記憶アドレスの内のｌＪ’ｎ
ビフト（ａ）を、上記ハ”ンク内の変位とし、このＮ−
ｒｉビｙ）（ａ）と、上記主記憶アドレスの残りのｎビ
、・ト（ｂ）とを加算し、該加算拮果の下位ｎビー、／
　ト（ｑ）で、上記のバンクを指定するようにして、主
記憶アドレスをメモリシステムのアドレスに変換するよ
うにしたものであるので、ｎｌ：７トの加算器を付加す
るだけで、少なくとも、ディスタンスアクセスが２の冨
乗のときには、バンクコンフリクトの回数が大幅に減少
し、メモリアクセスのスルーブツトを向上させることが
できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示した図であ
って、３ビツト加算器１２“が本発明を実施するのに必
要な機能ブロックである。尚、全回を通して、同じ番号
は同じ対象物を示しているものとする。

本発明が適用されるメモリシステムは、２ｎ個（本図で
は、ｎ・３）のバンクに分割して、主記憶アドレスをイ
ンタリーブした形で各バンクに割り付けである。

本発明での割り付は方は、従来方式と異なり・主記憶ア
ドレスを、 Ａｖ−２”　ａ＋ｂ　（ａ−０，１，２，・−：　ｂ−
０，１，２，＝−＋２”）で表すと、該ＡＶに対するメ
モリバンクの番号は、ｑ＝ＭＯＤ（ａ＋ｂ、　　２’　
） とする所に特徴がある。

具体的には、本図から明らかなように、バンク内変位ア
ドレスａの下位３ビツトと、バンクアドレスｂ　（上記
Ａνの下位３ビツト）とを、３ビツト加算器１２′で加
算し、その下位３ピントをバンクアドレスｑとするもの
である。

そして、該ｑをデコーダｌａでデコードして、バンク番
号を得ると共に、上記バンク内変位アドレスａ（上記＾
Ｖの上位Ｎ−３ピント）をデコーダｔｂでデコードして
、バンク内変位を得る。

このときの、ｑが上記ａ＋ｂを２ｓで割ったときの剰余
となること、及び上記すとｑとの間には、１対１の関係
があることは前述の通りである。

このような割り付は方をすると、本図のメモリシステム
１に示されるような割り付は方となる。

例えば、バンクアドレスｑが、上記の３ビ７トであると
、該バンクアドレスｑは゛ｏｏｏ’〜’ｉｉｉ’迄変化
する。

ここで、バンク内変位アドレスａと、上記パン・クアド
レスｑとの関係をみると５ 、〕・Ｏのとき、ｂは第０バンクから変化する。

トｌのとき、ｂは第１バンクから変化する。

ト２のとき、ｂは第２バンクから変化する。

以下、同じようにして、゛バンクアドレスｑの変化開始
位置が変わっていくので、図示のような割り付けとなる
ことが理解される。

ダモリシステム１をこのように制御することにより、 １）　ディスタンスが２の罵乗（但し、２０１乗以上、
２の（２ｎｌ）乗以下；バンク数ｎ）のとき、従来の第
・）図のような制御方法に比べて、バンクコニ′フリパ
アトの回数が大幅に減少し、メモリアクセスのスルーブ
ツトが向上すると云う特徴が得られる。特（こ、≦亥デ
ィスタニ°スが２〜Ｑｌ’ｌのときには、バンクコンフ
リクトが無くなる。

例えば、主記憶アドレスが、０．８．．１６，２４．・
・・・・・と云うようなディスタンス８のアクセスを考
えると、第２図のバンク割り付けから明らかな如く、バ
ンク０→バンク１−６バンク２→−・−・−・・−・と
云う具合に、毎回別々のバンクがアクセスされることに
なり、従来のバンク割り付け（第４図参照）で発生して
いたバンクコンフリクトは殆ど発生しなくなる。

２）又、このようなバンク割り付けを提供する為のハー
ドウェアは、実質上、ｎピント（本例では３ビツト）の
加算器を付加するだけで良く、コストバーフォマンスの
面でも、そのメリットは極めて大きいと云うことができ
る。

このように、本発明においては、２′個のバンクに分割
されているメモリシステムに対して、データ処理装置か
らのＮピッｉ・の主記憶アドレスＡＶを、ｎピントのバ
ンクアドレスｂと、Ｎ−ｎピントのバンク内変位アドレ
スａとに分割し、該バンクアドレスｂと、バンク内変位
アドレスａとの間で、特定の論理変換、例えば、加算を
施して得られたｎビットのバンクアドレスｑと、上記バ
ンクアドレスｂとの間に１対１の対応がとれるようにし
・そのときのディスタンスアクセスに対するバンクコン
フリクトが起こらないようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、主記憶装置として使用されるメモリシステ
ムであって、２ｒ１個（ｎＪ、２．３．・・・）のバン
クに分割して、Ｎビー／　ト０Ｊ＝１．２．３．・・・
；Ｎ２２）の数で表されるメモリシステムのアドレスの
内、ｎビットでバンクを指定し、残りのＮ−ｎ　ヒント
でバンク内の変位を指定するように構成されたメモリシ
ステムにおいて、Ｎビットで主記憶アドレスを指定する
ようなデータ処理装置との間でデータのアクセス処理を
行う際に、咳主記憶アドレスの内のＮ−ｎビット（ａ）
を、上記バンク内の変位とし、このトｉビット（ａ）　
と、上記主記憶アドレスの残りのｎビット（ｂ）　　と
を加算し、該加算結果の下位ｎビット　（ｑ）で、上記
のバンクを指定するようにして、主記憶アドレスをメモ
リシステムのアドレスに変換するようにしたものである
ので、ｎビットの加算器を付加するだけで、少なくとも
、ディスタンスアクセスが２の＝乗のときには、バンク
コンフリクトの回数が大幅に減少し、メモリアクセスの
スルーブツトを向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明によるアドレス変換機構を示す概念図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は複数個のデータバスを備えた計算機システムの
一例の概要を示した図。 図。 である。 図面において、 １はメモリシステム、１１は主記憶アドレス（Ａν）。 １２はｎビット加算器、　　１２ｎは３ビツト加算器。 １３はメモリシステムのアドレス。 １３０はバンク内変位アドレス（ａ）。 １３１はバンク指定部（ｑ）。 をそれぞれ示す。 ブーツｇ島工ｇＭＬからの ｉ１己七１７ドレヌ、 パンＭ亥亡ｔ　　　　　　　　ｔ”；＞７循芝郭へ循り
１婚へ 本丸叫びろ作［ｋｔ懐磯琢巳縛、匙ｚ図第　１　図

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置として使用されるメモリシステムであ
   って、２＾ｎ個（ｎ＝１、２、３、……）のバンクに分
   割され、Ｎビット（Ｎ＝１、２、３、……；Ｎ≧ｎ）の
   数で表されるメモリシステムのアドレスの内、ｎビット
   で上記バンクを指定し、残りのＮ−ｎビットで、該バン
   ク内の変位を指定するように構成されたメモリシステム
   において、 Ｎビットで主記憶装置のアドレスを指定するようなデー
   タ処理装置との間でデータのアクセス処理を行う際に、 上記、主記憶装置のアドレスを、Ｎ−ｎビットの変位ア
   ドレス（ａ）と、ｎビットのバンクアドレス（ｂ）とに
   分割し、 該変位アドレス（ａ）を上記バンク内の変位とし、上記
   変位アドレス（ａ）と、上記バンクアドレス（ｂ）との
   間で、特定の論理演算を施し、該論理演算を施した結果
   の内の、あるｎビット（ｑ）で、上記バンクを指定する
   するようにして、上記主記憶装置のアドレスをメモリシ
   ステムのアドレスに変換するのに、 上記変換前のバンクアドレス（ｂ）と、変換後のバンク
   アドレス（ｑ）との間に、１対１の対応がとれるように
   変換することを特徴とするメモリアクセス制御方式。
2. （２）上記論理演算を、上記変位アドレス（ａ）と、上
   記バンクアドレス（ｂ）とを加算することによって行い
   、 該加算結果の下位ｎビット（ｑ）で、上記バンクを指定
   するようにしたことを特徴とする特許請求の範囲第１項
   に記載のメモリアクセス制御方式。