JPS626264B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電子回路の機能テスト及び障害修復
の方法及び装置に関する。より具体的には、本発
明は、マイクロプロセツサを含む装置、システム
及びアセンブリのテスト及び修繕での利用のため
に構成された電子テスト装置に関する。

〔従来技術〕

デジタル電子技術分野の当業者にはよく知られ
ているように、マイクロプロセツサ・ベースの電
子システム又はアセンブリは、中央処理装置
（CPU）として機能するマイクロプロセツサと呼
ばれる集積回路を含み、該マイクロプロセツサ
は、システム・コンポーネントの間で並列形式の
デジタル符号化データ語の流れを運ぶシステム・
バス構成によつて、１個以上のランダム・アクセ
ス・メモリ（RAM）及び読出専用メモリ
（ROM）と相互接続する。更に、そのような各ア
センブリは、手動操作のキーボードやスイツチの
ような広範囲の入力出力デバイスによつて、デー
タがそのマイクロプロセツサ・ベースのシステム
に及びそのシステムから外に結合できるようにす
る１個以上の入力／出力（Ｉ／Ｏ）回路と、アナ
ログ・デジタル・コンバータと、デジタル・アナ
ログ・コンバータと、所望のシステム・ステイミ
ユラスを表わす信号を供給し、及び／又はマイク
ロプロセツサ・ベースの電子システムから供給さ
れる警告信号若しくは制御信号に応答する種々の
タイプのトランスジユーサとを含む。当業者にと
つて周知の如く、マイクロプロセツサ・ベースの
システム又はアセンブリは、しばしば、バツフア
ー段、デコード回路網及び種々に構成された論理
ゲート回路網のようなその他のデジタル回路を含
む。

マイクロプロセツサ・ベースのシステムは、同
じ又は同様の演算能力を示すように構成された
別々の論理回路を利用する相応回路と比べて、構
造的により簡単であるから、そしてまた、このマ
イクロプロセツサ・ベースのシステムは、比較的
低コストで製造できるから、そのようなシステム
の利用は著しく成長し、新しいマイクロプロセツ
サ・ベースの産品が開発されるにつれて、また、
新しいマイクロプロセツサ回路及びその関連の信
号処理能力を増したメモリ・デバイスが入手可能
となるにつれて成長し続ける。つまり、マイクロ
プロセツサ・ベースのシステムの利用は、個別の
論理回路の比較的複雑な構成によつて以前実現さ
れていた電子システム及びアセンブリに対する代
替に制限されるものではなく、事実上は、ビジネ
スや家庭用や電子ビーム用の小コンピユータを含
む広範囲に亘る新製品を生み出す。更に、マイク
ロプロセツサ・ベースの構成は、比較的高い信頼
性を示すと共に、比較的低いコストで製造できる
ので、そのような回路及びシステムは、例えば、
家庭電化品で使われる制御及びタイマー・アセン
ブリ、ピンボールや種々のゲーム機械の電子機械
装置、並びに、キヤツシユ・レジスタ、タイプラ
イタ及びその他のビジネス機械の内部で使われる
電子機械的処理及び作表装置のような電子機械装
置と急速に置きかえられる。

マイクロプロセツサ・ベースのシステム又はア
センブリは、製造者及びシステム・ユーザの両者
において種々の利点を備えるが、そのようなシス
テムは、製造プロセスの間で品質を満足すべき状
態に維持すると共にサービスの段階ではそのシス
テムを効果的に維持、修繕するために必要なテス
ト及び障害修復に関して不利益及び欠点を示す。
つまり、このシステムは元来、互いにシステム・
バス構造によつて相互連結された集積回路からな
るから、きわめてわずかのテスト・ポイントしか
利用ではない。更に、システム内の比較的定常的
な信号状態では、装置欠陥をほとんど検知でき
ず、満足の行くテスト及び障害修復のためには、
急速に変化する一連のデジタル・コード化データ
語としてシステム・バス上に現われるシステム制
御信号、ステータス信号、アドレス信号及びデー
タ信号を検知することが必要である。システム・
バスは双方向性であり、デター信号は種々のシス
テム・コンポーネントから及び該コンポーネント
へ結合されるから、制御された態様でのデバイス
の刺激及びそれに対する応答の監視を含むだけの
伝統的なテスト方法では、可成り複雑な作業とな
る。

上述の要因により、オペレータがマイクロプロ
セツサ・ベースのアセンブリ又はシステム内の信
号にアクセスしてこれを調べることを許容する装
置は、電子アセンブリ及びサブアセンブリの製造
テストから完成ユニツトのフイールド・サービス
及び修理に至る広範囲の状況に利用可能なテスト
装置に対する需要を未だ満たしていない。例え
ば、マイクロプロセツサ・ベースの電子アセンブ
リ及びシステムの設計を容易にするため、マイク
ロプロセツサの製造者及びその他の者は、オペレ
ータがマイクロプロセツサの論理シーケンス又は
プログラムを通つて順次進む際に、例えば、
ROM記憶信号の値だけでなくアドレス信号及び
制御信号を選択的に確立することによつて、オペ
レータがマイクロプロセツサと相互作用すること
を許容するマイクロプロセツサ関発システムとし
て一般に知られる比較的複雑なシステムを開発し
た。更に、ほとんどのマイクロプロセツサ開発シ
ステムは、選択アドレス信号、特定システム・コ
マンド信号又はシステム・データ・バスの特定状
態のよううな、任意の２つのシステム状態の間で
システム・バス上に現われる一連のデジタル・コ
ード化信号をオペレータが記憶することを認め
る。この記憶された情報は、プログラムの欠陥を
見付けるために調査される。

マイクロプロセツサ開発システムは、システム
設計者がシステム・プログラミングを確立し、評
価し及びデバツクすることを許容することによつ
て、マイクロプロセツサ・ベースのシステムを設
計する際に重要な補助を与えるけれども、そのよ
うな装置は、製造の際及びフイールド・サービス
の分野ではほとんど用をなさない。というのは、
ハードウエアに関連する欠陥及び故障は発見され
ないからである。更に、そのような装置を満足の
行く程機能させるためには、テストするマイクロ
プロセツサ・ベースのシステム又はアセンブリが
プログラムされ順序付けられている態様を深く理
解していることが必要であり、プログラム化装置
の設計及び分析についての十分な訓練及び経験を
必要とする。

ハードウエアに関連する欠陥及び故障の検知及
び分離を可能にするように、マイクロプロセツサ
開発システムの能力を伸ばすためには、そのよう
なシステムは、テストされるシステム又はアセン
ブリのマイクロプロセツサ回路の代わりにテスト
装置が置かれるという、イン・サーキツト・エミ
ユレーシヨン技術と組み合させられた。このよう
に組み合わせると、テスト装置は、動作欠陥を検
知して多くの場合に特定コンポーネント又は特定
グループのコンポーネントに該欠陥を分離するよ
うに組識された診断ルーチン又はプログラムを実
行するため、テストされるアセンブリと一緒に動
作する。この診断ルーチンで使われる命令及びデ
ータは、一般的に、マイクロプロセツサ開発シス
テムのメモリに収容され、イン・サーキツト・エ
ミユレーシヨン・ルーチンの間マイクロプロセツ
サ・バスに結合される。

公知技術の第３の方法は、単独で適用され及び
イン・サーキツト・エミユレーシヨン装置と組合
わせて適用されてきたものであるが、記号分析と
して知られている。記号分析においては、既知の
所定ビツト・ストリームが、対象のシーケンシヤ
ル・デジタル回路に印加され、回路の応答は集積
され、該ビツト・ストリームに関連した固有の16
進値（記号）を形成すべく処理される。テスト下
のユニツトが適当なビツト・ストリームによつて
刺激されたときに得られる記号を、その特定デー
タ・パス及びステイミユラスに対する適当な記号
と比較することによつて、システムの不良機能が
検知され、そしていくつかの場合には、該欠陥
は、特定の半導体デバイス又はコンポーネントに
分離し得る。この方法は、あまり熟練していない
者でもこのテスト装置を操作できるように、テス
ト・データの分析の複雑さを軽減する。

診断及びテスト・プログラムは、診断システム
がマイクロプロセツサ・ベースのシステムに完全
に含まれるか又は、イン・サーキツト・エミヨレ
ーシヨンにより実行されるかどうかに拘わらず、
完全に満足できるものであるとは判明していな
い。つまり、システムの欠陥を満足すべきレベル
に（例えば、比較的複雑なシステム内の特定プリ
ント回路板に、又はあまり複雑でない構成におい
てコンポーネント・レベルに）分離する診断プロ
グラムは、しばしば、マイクロプロセツサ・ベー
スのシステムそれ自体を開発するために必要な努
力と比肩し得る開発努力を必要とする。典型的に
は、マイクロプロセツサ・ベースのシステム及び
アセンブリの製造者は、もつと複雑で洗練された
タイプのシステムに関してそのような作業を行な
おうとし、且つ競争的に行なうことができ、そし
て、そこに含まれる問題故に、これら製造者は、
自身又はその代理人によつて慣習的にサービスさ
れる、元来マイクロプロセツサ・ベース・システ
ムのタイプ用の診断及びテスト装置を開発した。
更に、実効的な診断及びテスト・ルーチンの確立
が、テストされる装置の深い知識及び理解を必要
とするだけでなく、そのようなテスト装置は、テ
ストされるシステム又はアセンブリのメモリ回路
の少なくとも一部を先に占有する。ただし、失わ
れるシステム・メモリの量は、上述の診断プログ
ラムの利用、及び、テスト装置に収容される診断
ルーチンを含むイン・サーキツト・エミユレーシ
ヨン技術の利用によつて最小にされる。しかしな
がら、より重要なことには、公知診断テストは、
テストされるユニツトの少なくとも一部が、テス
ト手続の実行のために完全に動作してなければな
らないことを要求する。例えば、システム・バス
の１又はそれ以上のビツトが不変の論理状態を示
すようにする欠陥や、回路短絡のようなその他の
バス欠陥及び状態は、イン・サーキツト・エミユ
レーシヨンによつて又はプログラミングとテスト
下のユニツトの一体部分であるハードウエフとに
よつて与えられる診断ルーチンの実行を容易に防
げることができる。

テスト用のマイクロプロセツサ・ベースのアセ
ンブリ及びシステムに関連する上述の考察及び問
題の全ては、システム・ユーザ、又はそのような
システム及びアセンブリをサービスし維持しよう
とするその他のサービス・マンにとつて妥協的で
ある。特に、このようなサービス・マンは、市販
されている種々のマイクロプロセツサ回路の異な
るタイプのものを使つたシステム又はアセンブリ
をわ取扱なければならない。付け加うるに、マイ
クロプロセツサ・ベース・システムのプログラミ
ングに熟達している者が得られたとしても、適当
なテスト手続を確立するために必要とされるドキ
ユメンテーシヨンは、アセンブリ・システムの製
造者から入手できない。更にまた、製造者は、ユ
ーザによつて確立されたテスト・ルーチンに影響
を与えるような変更及び修正であつて、十分なド
キユメンテーシヨンが得られ、且つテストにおけ
る適当な変更が為されるまでテスト・プログラム
をひき離すようなものをマイクロプロセツサ・ベ
ースのシステム又はアセンブリに行なうかもしれ
ない。異なるタイプのマイクロプロセツサ回路を
利用するアセンブリに利用できるようにしたテス
ト装置を提供する努力が為されてきたが、公知テ
スト装置は、テストされるユニツトがプログラム
され、順序づけられている態様についての少なく
ともいくつかの知識を必要とするようにみえる。

〔発明の目的〕

従つて、本発明の目的は、マイクロプロセツ
サ・ベースのシステム及びアセンブリのテスト及
び障害修復用の装置であつて、製造検査の現場を
含む種々の環境での利用、地域的な修理センター
での利用、及びフイールド・サービスの装置とし
ての利用に適したテスト装置を提供することにあ
る。

本発明の別の目的は、マイクロプロセツサ・ベ
ースのシステムの設計及び動作についての、及
び／又は、テストされる特定システム若しくはア
センブリで使われる順序付け若しくはプログラミ
ングについての実質的な訓練又は知識なしに動作
させ得る、マイクロプロセツサ・ベースのシステ
ムのテスト及び障害修復用の装置を提供すること
にある。本発明の更に別の目的は、テストされる
ユニツト内に収容されているデータや命令を必要
としない、またはこれらに依存しない、マイクロ
プロセツサ・ベースのアセンブリ及びシステムを
テストする装置を提供することにある。

本発明の更に別の目的は、マイクロプロセツ
サ・ベースのシステム又はアセンブリのテスト及
び障害修復のためのテスト装置であつて、機能的
に留まると共に、テストされるユニツトのバス構
造に現われ、又は該バス構造によつて生じる不良
機能を検知するものを提供することにある。

更に、本発明の目的は、マイクロプロセツサ・
ベースのシステムメモリがどのように組識され、
アクセスされるかについて、又はテストされるユ
ニツトがどのようにプログラムされ、若しくは順
序付けられているかについて何らの知識なしに、
そのようなシステムの比較的拡張性のある機能テ
ストを行ない得る、マイクロプロセツサ・ベー
ス・システム用のテスト装置を提供することにあ
る。

付け加うるに、本発明の目的は、任意のタイプ
の市販のマイクロプロセツサ回路を使つたテス
ト・システム及びアセンブリ用に適合させ得ると
共に、前述の目的を達成し得るテスト装置を提供
することにある。

〔発明の要約〕

これら及びその他の目的は、それ自体、テスト
下のユニツト（以後UUTと呼ぶ。）のマイクロプ
ロセツサの代わりに接続されるマイクロプロセツ
サ・ベースのシステムであるテスト装置によつ
て、本発明に従い達成される。しかしながら、該
テスト装置のマイクロプロセツサ回路は、UUT
のマイクロプロセツサと単に置きかわるだけでな
く、UUTの通常動作モードの実行を許容し、又
は、本発明の実施例は選択的な動作モードを提供
するけれども、特別の診断テスト・プログラムの
実行を許容する。特に、本発明に従えば、テスト
装置のマイクロプロセツサは、実際上、UUTと
相互連結されていない第１の動作状態と、該マイ
クロプロセツサがUUTと相互接続して該UUTの
動作を制御する第２の動作状態との間で順次切り
換わる。より具体的には、第１の動作状態におい
て、該マイクロプロセツサは、 (a) 該マイクロプロセツサがUUTと結合する次
の時間のためのステイミユラスを定式化する
か、又は (b) 先に印加されたテスト・ステイミユラスへの
UUTのデジタル・コード化応答を分析する ことのどちらかをテスト装置に行なわせるメモリ
回路その他の回路コンポーネントと共働して動作
する。マイクロプロセツサがUUTと相互接続す
る第２の動作状態においては、テスト装置によつ
て導出され、確立された該ステイミユラスは、
UUTに印加され、UUTの応答信号は、テスト装
置による後続の分析のためにラツチ回路に記憶さ
れる。本発明に係るテスト装置はUUTクロツク
信号を利用するから、上述の状態間の切換及びそ
の他のテスト動作は、UUTの動作と周期させる
ことができ、UUT内で生じるテスト活動の部分
は、UUTの通常の動作の間に経験されるのと同
じ速さで生じる。

種々のタイプのマイクロプロセツサ回路との利
用を容易にするため、本発明は、特定タイプのマ
イクロプロセツサを使つたシステム又はアセンブ
リをテストするために特別に構成した、マイクロ
プロセツサ回路並びにその関連のメモリ装置、イ
ンターフエース回路及びその他の論理回路が、テ
スト装置の一部分内（これをインターフエース・
ポツドと呼ぶ。）に置かれるように構成される。
この構成に関して、インターフエース・ポツドは
交換可能であり、特定タイプのマイクロプロセツ
サを使うシステム又はアセンブリは、実施例の詳
細な説明のところで述べるキーボード、英数字デ
イスプレイ・ユニツト及び種々の関連回路を含む
メイン・フレーム・ユニツトに、適当に構成した
インターフエース・ポツドを接続することによつ
てテストされる。該インターフエース・ポツド
は、UUTのマイクロプロセツサ・ソケツトと整
合するコネクタを含むインターフエース・ポツ
ド・ケーブル・アセンブリを介してUUTに接続
される。UUTマイクロプロセツサがプリント回
路板に半田付けされているか又は、マイクロプロ
セツサの取外しを妨げるようにその他の方法で組
み込まれている場合には、テスト・ソケツトは、
一時的又は永久的にUUT上に装着することがで
き、そして、UUTマイクロプロセツサ回路は、
多数の公知方法により使用不能にされる。

テスト装置のインターフエース・ポツドを
UUTに接続するために用いる方法に拘わらず、
後述の本発明実施例は、UUT相互接続バス、
UUT RAM回路、UUT ROM回路及びUUT
Ｉ／Ｏ回路を機能的にテストする幾つかの異なる
シーケンスを選択的に実行するように構成され
る。付け加うるに、本発明の好ましい実施例のイ
ンターフエース・ポツドは、テスト装置UUTに
相互接続されて給電されているときに、UUTマ
イクロプロセツサの電源電圧のゴー（go）／ノ
ーゴー（no go）の評価を実行する電圧感知回路
を含む。つまり、UUTによつて（従つてテスト
装置のインターフエース・ポツド内で）使われる
マイクロプロセツサのタイプに適当な電源電圧が
存在しなければ、テスト装置のメイン・フレー
ム・ユニツトに含まれる英数字デイスプレイ・ユ
ニツトによつて、電源失敗の警告信号が表示され
る。マイクロプロセツサの適当な電源電圧の確認
の際に、テスト・セツトのオペレータは、上述の
機能テストのどれか一つを始動するか、又は、テ
スト装置がリストされた機能テストの全てを通し
て順次作動する「オート・テスト」のモードでの
テスト・セツト作動を始動できる。テスト装置は
UUTクロツク信号を利用するから、要求された
テスト・シーケンスの始動は、UUTクロツク回
路が動作していることの確認を与える。

テスト・セツトのオペレータがオート・テス
ト・モードを選択するか又は、未知の作動状態の
UUTのテストに最も適したテスト・シーケンス
に従うならば、UUTバス構造の状態を決定する
ためのテスト・シーケンスは、UUTマイクロプ
ロセツサの電源及びクロツクの適正な動作が確認
された後に導入される。このバス・ライン・シー
ケンスの間、テスト装置は、インターフエース・
ポツド・プロセツサ回路をテスト装置の残りの部
分と又はUUTと選択的に相互接続する前述の状
態の間で順次交互する。このように動作すると、
本発明に従つて構成したテスト装置は、マイクロ
プロセツサ回路が実際上UUTバスとの交信状態
下に切り換わつているときにUUTバスに指向す
るデジタル・コード化テスト・ステイミユラス又
は信号を発生する。この発生テスト信号の各々に
応答してバスが達する状態を示すデジタル・コー
ド化信号は、インターフエース・ポツド・マイク
ロプロセツサがUUTに結合する時間の間に一セ
ツトのラツチ回路に記憶される。マイクロプロセ
ツサ回路が、テスト装置の残部と相互作用する状
態にスイツチ・バツクしているときには、該ラツ
チ回路に収容されたデータ語は、分析のため、又
はテスト装置のROMに記憶された参照信号との
比較のため、マイクロプロセツサに供給される。
エラー又は不良機能が検知されなければ、シーケ
ンスが続行され、マイクロプロセツサ回路は、テ
スト・シーケンスの次のアドレス及びデータ信号
を取り出すと共に、UUTにテスト・ステイミユ
ラスを結合すべく切換わる。各潜在的なUUTア
ドレスを供給するテスト・シーケンスを採用する
ことによつて、及びアクセスした各アドレスで特
別のテスト信号を使うことによつて、本発明のバ
ス・シーケンスは、論理高レベル又は論理低レベ
ルに駆動され得ないUUT制御ライン、アドレ
ス・ライン及びデータ・ライン（即ち、例えば
UUT集積回路段の一つでの失敗によつて、又は
半田付け作業の残余のような導電性異物の存在で
生じる不注意な信号パスによつて、論理高又は論
理低にスタツクされる制御ライン、アドレス・ラ
イン及びデータ・ライン）を検知して特別に同定
する。更に、後でより詳細に説明するように、本
発明のバス・テスト・シーケンスは、２本若しく
はそれ以上のUUTデータ・ラインの短絡、及
び／又は２本若しくはそれ以上のアドレス・ライ
ンの短絡を検知して特別に同定する。一旦、テス
トされるユニツトが電源テスト・シーケンス、ク
ロツク信号テスト・シーケンス及びバス・テス
ト・シーケンスを通過すると、テスト装置は、オ
ート・テスト・モードで動作している場合には、
UUTクロツクが機能する限り、UUT ROM回路
の機能テストを自動的に始動する。もしもテスト
装置がオート・テスト・モードになければ、オペ
レータは、UUT ROM回路、UUT RAM回路又
はUUT Ｉ／Ｏ回路をテストするシーケンスを手
動で始動する。

基本的には、ROMテスト・シーケンス、RAM
テスト・シーケンス及びＩ／Ｏテスト・シーケン
スは上述のバス・テスト・シーケンスと同様の方
法で導入され、インターフエース・ポツド・マイ
クロプロセツサ回路は、実際上、該マイクロプロ
セツサ回路が交互に、テスト装置の残りの回路と
共に動作するか、又は所望のステイミユラスを供
給してそのUUT応答を得るためにUUTバスに接
続するという、第１の動作状態及び第２の動作状
態の間で順次切り換わる。つまり、ROMテス
ト・シーケンスの間、テスト装置は、UUT
ROM回路から供給される記憶の各バイトにアク
セスし、記憶データを読取る。該シーケンスの各
ステツプについて、UUTからテスト装置に戻さ
れた記憶信号は、UUT ROM回路の各特定ブロ
ツク又はユニツトに記憶された情報を個々に表わ
す16進値、即ち記号をもたらすように、処理さ
れ、累積される。本発明の実施例に関して説明す
るように、この方法で得られる16進信号は、シー
ケンシヤル・データ・システムの記号分析の間に
得られる信号に類似しており、これにより本発明
のテスト装置は、テスト・シーケンスの間に得ら
れた16進記号を、ROMの完全に動作するブロツ
クを具備するUUTとで得られる16進記号と比較
することによつて、UUT ROMの各ブロツク又
はグループ内での問題及び不良機能を検知し、同
定することができる。

本発明の実施例は、(a)２進値１及び０がRAM
段の各データ・ビツトに書き込まれ得ることは確
認し、(b)RAMユニツトのどのデータ・ラインも
短絡していないことを調査し、そして(c)RAMア
ドレスの各ブロツク又はグループ内での復号エラ
ーを検知するため、テスト装置がRAMに関連す
る各アドレスを供給する、という第１のRAMテ
スト・シーケンスを実行するように構成される。
このシーケンスのどれかのステツプでエラーが検
知されると、テスト装置は、エラー状態及びそれ
に関連するRAM記憶場所を報告するデジタル信
号を発生する。付け加うるに、本発明の実施例
は、１及び０が各RAM記憶場所に書き込まれ得
るかどうかを調べる上述のRAMテストと、デー
タ・ラインが短絡していないことを調べるテスト
と、更に、復号エラーの広範囲に亘る検査及び比
較的詳細なパターン・センシテイビテイ・テスト
（これらにおいては、テスト装置は多種多様のデ
ータ語を発生し、これらデータ語の各々が残りの
記憶場所に記憶されたデータを変えることなしに
UUT RAM記憶場所に書き込まれ得ることを調
べる。）とを含む第２のRAMテスト・シーケンス
を備える。

本発明で使われるＩ／Ｏテスト・シーケンス
は、各RAMメモリ・アドレスに関連する全ての
データ・ビツトに２進値の１及び０を書き込むこ
とができるかどうかを調べる上述のRAMテス
ト・シーケンスの部分に類似する。典型的には
Ｉ／Ｏレジスタの或るビツト位置のみが、そのア
ドレスに関連するデータ・ラインを論理高状態又
は論理低状態に付勢しようとするテスト・ステイ
ミユラスに応答する。本発明によれば、マイクロ
プロセツサ回路が書込み可能の各Ｉ／Ｏビツト記
憶位置にアクセスし、２進値０及び１を書込むス
テイミユラスによりＩ／Ｏレジスタが適当な信号
を記憶するかどうかを該マイクロプロセツサ回路
が確かめるために、テスト装置は、上述の２つの
動作状態の間で順次切り換わる。もしもＩ／Ｏテ
スト・シーケンスの任意の特定ステツプで失敗が
起こると、テスト装置のメイン・フレーム・ユニ
ツトに信号が送られ、失敗並びに失敗したＩ／Ｏ
アドレス及びビツト・ナンバーの指示が形成され
る。

UUTのROM回路、RAM回路及びＩ／Ｏ回路
をテストする上述のシーケンスは、適当なアドレ
ス信号と、ROMテストに関しては、適当な機能
ユニツトに関連する参照値又は信号とに関する知
識を必要とする。本発明によれば、この必要なテ
スト情報は、３つの択一的方法により供給され得
る。まず第１に、本発明の実施例は、テスト・オ
ペレータがメイン・フレーム・キーボードを介し
て必要な情報及びROM信号を供給できるように
プログラムされる。その代わりに、そのような情
報は、所望のテスト・シーケンスの始動に先立つ
て、テープ又はデイスクのような通常のデータ記
憶媒体からランダム・アクセス・メモリにロード
できる。種々の技術を利用できるけれども、テス
ト・オペレータがROMテスト・シーケンス、
RAMテスト・シーケンス又はＩ／Ｏテスト・シ
ーケンスを選択したときにはいつでも、テスト・
セツトの英数字インジケータが、適当なアドレス
及びROM記号を要求するメツセージを表示する
ように、本発明の実施例を構成するのが有利であ
ることが判明した。この構成において、オペレー
タは、所望の情報を入力することによつて、又
は、初期のROM、RAM若しくはＩ／Ｏのアドレ
ス、及びテスト装置のメモリ内に現に記憶されて
いる関連データにシステムを履行させないように
するキーを単に押すことによつて、そのような要
求に応答することができる。

上述のテスト・シーケンスに対し必要とされる
アドレス及びROM記号を供給する第３の方法
は、UUTメモリ空間が組織されている態様の知
識、又はUUT ROMユニツトに記憶されている
情報の知識を必要としない。特に、本発明は、テ
ストすべきタイプの適当に機能するマイクロプロ
セツサ・ベースのシステム又はアセンブリにテス
ト装置が自動的に質問を発し、且つテスト装置が
必要なアドレス及びROM記号の情報を決定す
る、というLEARNモードでの動作用に構成され
る。LEARNモード動作で採用されるシーケンス
では、テスト装置は、インターフエース・ポツ
ド・マイクロプロセツサ回路をテスト装置の残部
と相互連結する、又は必要なアドレス及びROM
記号の情報を得るために使用されているシステム
若しくはアセンブリと相互連結するというよう
に、交互に状態を切り換える。このテスト・シー
ケンスの間、テスト装置は全ての潜在的なアドレ
ス信号を発生し、また該テスト装置は、これらの
アドレスの各々において情報を書込み、次に該書
込情報を呼び出す試みが、全体的に又は部分的に
成功又は不成功であるかどうかを調査する。もし
も、テストされるユニツトが、所定バイト数（好
ましい実施例では、64である。）を含むアドレス
領域を越えて信号を書込むように応答するなら
ば、テストされるユニツトのメモリ空間のその特
定部分は、ランダム・アクセス・メモリと同定さ
れる。もしも、テスト装置が所定バイト数より少
ないアドレス範囲に首尾よく書込をできることが
判明すれば、又は、もしも、特定アドレスのビツ
ト記憶位置の部分にのみ書込めるならば、関連ア
ドレスは、仮に、入力／出力ポート（Ｉ／Ｏ）と
同定される。他方、アドレス領域の各アドレスで
のデータが、該アドレスに書込まれたデータには
依存せず、且つ、そのデータが、アドレス領域の
全体に亘り一定に維持されていないか又は、或る
規則的なパターンを示すならば、そのグループの
アドレスは、仮にROMと同定され、テスト装置
は自動的に、検知されたROMの各ブロツク（即
ち、ROMと分類された連続アドレスの各グルー
プ）に対する上述のROM記号を処理する。

当業者には周知の如く、マイクロプロセツサ・
ベースのシステム又はアセンブリのアドレス空間
は、通常は、RAM、ROM及びＩ／Ｏレジスタに
よつて完全に占有されてはいない。つまり、有効
なアドレス・コードの半分以下が必要とされると
きには、有効なアドレス・ラインの全てを使用し
ないのが常識的なプラクテイスである。ある状況
では、未使用アドレス・ラインは、マイクロプロ
セツサ・ベースのアセンブリ又はシステム内の
種々の集積回路を使用可能及び使用不能にする選
択ラインとして、「チツプ選択」のような別の機
能を果たすために使用される。もしもそのような
未使用アドレス・ラインが、チツプ使用可能のよ
うな機能のために使用されないならば、システ
ム・アドレス・コードの対応ビツトは、そのアド
レス・ラインに印加される論理レベルとは関わり
なく同じ回路素子にアクセスできる、という「ド
ント・ケア・ビツト」であろう。これは、Ｉ／Ｏ
レジスタ及びRAM若しくはROMの記憶装置にア
クセスする各アドレスが、同じ回路素子にアクセ
スする１個以上の「エイリアスされたアドレス」
を具備することを意味する。

LEARNモード中に形成されるメモリ・マツプ
を最小にし、もつて、該メモリ・マツプの収容に
要するメモリ量を最小にし、そしてまた、該メモ
リ・マツプが前述のテストの一つの実行の際に利
用される場合には、同じUUTコンポーネントの
冗長で時間の食うテストを除去するため、本発明
の好ましい実施例のLEARNモードで使うシーケ
ンスは、アドレスの各グループがRAM、ROM又
はＩ／Ｏと分類されたときにエイリアシング・イ
ンジケータを発生する。つまり、各サブブロツク
が分類されると、そのスタート・アドレス及びエ
イリアシング・インジケータは、LEARNシーケ
ンスの先の部分で導出された同じタイプの別のサ
ブブロツクの終端アドレス及びエイリアシング・
インジケータと比較される。もしも、新しく導出
されたサブブロツクの最下位アドレスが、UUT
マイクロプロセツサのアドレス増分による同一サ
ブブロツクの最上位アドレスを越えるならば、２
つのサブブロツクは、単一でより大きなサブブロ
ツクを形成すべく組み合わせられる。もしも、新
しいサブブロツクのエイリアシング・インジケー
タと同じタイプのサブブロツクのそれとの比較
が、メモリ・マツプが既に、新しく導出されたサ
ブブロツクにアクセスするためのアドレス・コー
ドを含むことを示すならば、その新しく導出され
たサブブロツクは、メモリ・マツプに追加されな
い。更に、もしも、新しいサブブロツクが、メモ
リのコンポーネントに対し、現存デイスクリプタ
よりもよいデイスクリプタであるならば、そこに
含まれるアドレス・コードは、現存デイスクリプ
タから削除される。これは、そのデイスクリプタ
の制限を調節すること、そのデイスクリプタを除
去すること、又は、問合せ中のアドレス領域を含
まない２つのデイスクリプタでそれを置きかえる
ことを含む。即ち、LEARNモードが完了する
と、導出されたメモリ・マツプは、多数のエイリ
アスされたサブブロツクを含まず、最小サイズで
ある。

上述の機能テスト及びLEARNモードを与える
ことに加えて、本発明の好ましい実施例は、テス
ト・セツトのオペレータがコンポーネント・レベ
ルに欠陥を隔離し得るようにするテスト及び障害
修復のルーチンを容易にするように構成される。
本発明によつて実行される障害修復ルーチン及び
テストは、基本的には、事象計数や記号分析のよ
うな周知のテスト手続を実行するため、通常のテ
スト・ステイミユラス（即ち、ウオーキング信
号、RAM信号、又は、選択的にトグルされたデ
ータ・ビツトを含む信号等）を発生するために、
マイクロプロセツサ・ベースのメイン・フレー
ム・ユニツトを利用することを含むけれども、本
発明が動作する上述の態様により、本発明に係る
テスト装置では、UUTの選択された回路節点と
接触状態に置かれるプローブを設け、これによ
り、システム・ステイミユラスを注入したり、
UUTの動作と同期してシステム出力信号を検知
したりする。より具体的には、UUTデータ信号
の同期検知に関して、本発明におけるプローブ構
成は、監視節点での信号レベルが論理高レベルか
又は論理低レベルにあるのかを検知する回路を含
む。UUTの動作にその回路の動作を周期させる
ため、インターフエース・ポツドに含まれる周期
回路は、インターフエース・ポツドのマイクロプ
ロセツサ回路がUUTと信号交信下にある状態に
テスト装置が切り換わる度毎に、信号パルスを供
給する。この周期信号は、プローブ回路内のラツ
チ回路を起動し、もつて、特定UUTクロツク期
間の間に監視節点に現われる信号をサンプリング
する。そのラツチ回路の出力は、２つのインジケ
ータを駆動する一対のパルス・ストレツチヤと、
不当論理レベル検知回路とに供給される。この構
成において、監視回路節点の信号がプローブ回路
のラツチ回路によつてサンプリングされた時に対
応論理レベルが存在しなければ、パルス・ストレ
ツチヤ回路は、関連インジケータを所定期間給電
状態にする。所定期間内にその論理レベルが再び
生じるならば、各パルス・ストレツチヤ回路は関
連インジケータを給電状態に維持するので、一つ
又は両方のインジケータは、対応論理レベル（又
はその両方）が繰り返し監視節点に現われる限り
連続的に給電されるだろう。監視節点での信号
が、最大許容変移時間（開示実施例でおよそ100
ナノ秒）より長い時間の間不当論理レベルにある
ときにはいつでも、不当パルス論理レベル検知回
路は、規定時間だけ両インジケータを使用可能に
する。即ち、１個又は両方のインジケータは、監
視節点の信号が有効論理レベルと不当論理レベル
の両方を示すときには、給電と遮断を交互され、
プローブ・インジケータは、監視節点の高論理レ
ベル状態・低論理レベル状態及び不当論理状態の
全ての組合せを指示することができる。

UUTの選択節点にテスト信号を注入するとい
うプローブの利用法に関して、本発明におけるプ
ローブ構成は、高論理レベル及び低メモリレベル
の信号を供給する一対のパルス論理回路を含む。
これらのパルス駆動回路は、Ｊ−Ｋフリツプフロ
ツプ及び所定テスト形式に従つてプログラムされ
た出力レジスタによつて、又は、メイン・フレー
ム・キーボードを介してオペレータによつて制御
される。どちらの場合にも、プローブが選択
UUT節点に論理パルスを供給すべく動作すると
きには、インターフエース・ポツドからの周期信
号は、Ｊ−Ｋフリツプフロツプ及び、高論理信号
パルス、低論理信号パルス、又は高及び低論理信
号パルスの交互シーケンスのどれかを供給すべき
かを決定する関連レジスタと共に、該駆動回路を
トリガーする。

本発明のその他の目的及び利点は、図面を参照
して以下の説明から明らかとなろう。

〔発明の実施例〕

第１図において、本発明に従つて構成したテス
ト装置は、インターフエース・ポツド１２に電気
的に接続された又はこれを含むメイン・フレー
ム・ユニツト１０を含む。インターフエース・ポ
ツド１２は、離隔した端部にコネクタ１６を具備
するケーブル・アセンブリ１４を備えている。第
１図に示したように、コネクタは、UUTマイク
ロプロセツサ回路（第１図には図示せず。）を通
常内部に備えるソケツト２０に挿入することによ
つて、テスト下のユニツト（以後UUTという。）
１８に本発明に係るテスト装置を接続する。
UUTマイクロプロセツサを取外し不可能にして
ある場合には、UUTには一時的又は永久的なテ
スト・ソケツトを設けることができ、この設備
は、本発明に係るテスト装置でUUTをテストす
るときにUUTマイクロプロセツサ回路を使用不
能にするように作ることができる。次の段階でよ
り詳細に説明するように、図示装置は、UUT１
８に収容された種々のマイクロプロセツサ・シス
テムのコンポーネントを機能的にテストするため
に、そして、特定のUUTコンポーネントへの漏
電等を絶つことがしばしば必要とされる種々の詳
細な障害検査ルーチンを実行するために構成され
る。以下の説明を読めば理解できるように、本発
明に従つて構成したテスト装置は、それ自体マイ
クロプロセツサをベースにしたシステムであり、
インターフエース・ポツド１２は、テストされる
べき回路（例えばUUT１８）に使用される特定
タイプのマイクロプロセツサとの同時使用のため
に本テスト装置を適合させる回路を含み、メイ
ン・フレーム・アセンブリ又はメイン・フレーム
ユニツト１０は、本テスト装置の他の部分を構成
してインターフエース・ポツド１２の動作を制
御・命令するマイクロプロセツサ・ベースの回路
を含む。例えば、本発明の好ましい一実施例で
は、メイン・フレーム・ユニツト１０は、 (a) 32ビツトまでのアドレス及びデータ信号、 (b) ８本の制御ライン（例えば、マイクロプロセ
ツサが割込要求を受信したことを示す割込承認
信号や、システム・バスが有効なアドレス情報
を運んでいることを示すレデイ又はメモリ・ア
ドレス有効信号や、入力信号又はコマンドに対
するマイクロプロセツサの応答を示すべくマイ
クロプロセツサ回路から出力される種々のその
他の信号のような信号を運ぶ導電体。）及び (c) 最大16本のステータス・ライン（例えば、シ
ステム・バスの割込み又は一時転送の制御を外
部バス制御装置に初期化するように、マイクロ
プロセツサ回路に信号を運ぶ導電体。） を使用するマイクロプロセツサ・ベースのシステ
ムのテスト用に適したように構成される。現在入
手可能なマイクロプロセツサ回路は少数のアドレ
ス・ビツト、データ・ビツト、制御ビツト及びス
テータス・ビツトを使うけれども、そのようにメ
イン・フレーム・ユニツト１０を構成することに
より、本発明に係るテスト装置は、インターフエ
ース・ポツド１２を適当に構成することによつて
現在製造され、また製造を予定されているどんな
マイクロプロセツサ回路を使つた電子装置にもそ
のテストのために利用することができる。

第１図に示したUUT１８は、本発明に係るテ
スト装置によつて有効にテスト可能な広範囲に亘
るマイクロプロセツサ・ベースのシステムを示
す。この点で、第１図に示したように、そのよう
なマイクロプロセツサ・ベースのシステムは、
UUTマイクロプロセツサ回路に１個以上のクロ
ツク信号及び１個以上の電源電圧を普通に接続す
べく、ソケツト２０と相互接続されたクロツク回
路２２及び電源２４を含む。本発明に従つて、
UUT１８のクロツク回路２２からのクロツク信
号は、コネクタ１６及びケーブル・アセンブリ１
４を介してインターフエース・ポツドに接続し、
後述するように、UUT１８と同様にテスト装置
のタイミング及び制御のために使用される。同様
に、UUT１８の電源２４からの電圧はインター
フエース・ポツドに接続され、本発明に係るテス
ト装置で実行される各テスト・シーケンスに亘つ
て連続的に監視される。第１図に示したように、
本発明に係るテスト装置でテストされる典型的な
マイクロプロセツサ回路（例えばUUT１８）
は、UUTバス３２を介して互いに（そして通常
はUUTマイクロプロセツサ回路とも）相互接続
される少なくとも一つのランダム・アクセス・メ
モリ（RAM）２６、少なくとも一つの読出専用
メモリ（ROM）２８、及び少なくとも一つの入
出力回路（Ｉ／Ｏユニツト）３０を含む。当業者
にとつて容易に理解できるように、図示した
UUTバス３２は、複数のアドレス・ライン並び
に複数の上述のデータ及びステータス・ラインを
含み、これらのラインは、UUTマイクロプロセ
ツサ回路とUUT１８のRMA２６、ROM２８及
びＩ／Ｏユニツト３０との間の信号授受を扱い、
これによりUUT１８は、UUT１８のROM２８に
収容され、及び／又はＩ／Ｏユニツト３０を介し
てUUT１８に供給される命令に従つて一連の演
算を実行する。先に述べたように、本発明によつ
てマイクロプロセツサ・ベースのシステムをテス
トする場合、テスト装置をUUTマイクロプロセ
ツサ回路の代わりに接続する。即ち、テスト装置
をUUTバス３２と、UUTクロツク信号及び電源
電圧を送る導電体とに直結する。このように組上
げると、本発明に係るテスト装置は、UUT１８
によつて通常実行される動作シーケンスに依存し
ない、又はその動作シーケンスを必要的に取り込
んだテスト・シーケンスを実行する。以下の説明
を読めば完全に理解できるように、これにより本
発明は、UUT１８内のどのメモリ空間をも使用
せずに、そして、UUT１８の構造及びプログラ
ミングに関するドキユメンテーシヨンを有するこ
となしに、UUTバス３２及びそれに接続する各
コンポーネント（例えばRAM２６、ROM２８及
びＩ／Ｏユニツト３０）の機能的一体性を確認す
ることができる。後で詳述するように、本発明の
現に示した好ましい実施例は、テスト装置が
UUT１８のマイクロプロセツサ回路と機能的に
置き換わり、これによりUUT１８がその通常の
動作シーケンスを実行することを許容し、且つテ
ストを行なう作業者がUUT１８の動作プログラ
ム中に含まれる障害検知のシーケンス及びルーチ
ンの実行を許容する、という動作モードを提供す
る。

インターフエース・ポツド１２の構成について
説明すると、UUTバス３２上に現われるアドレ
ス信号、制御信号及びステータス信号は、保護ユ
ニツト３４に接続する。該保護ユニツト３４は、
テストを行なう作業者がテスト装置をUUT１８
に間違つて接続した場合、又はテストすべきユニ
ツト内の不良機能により破壊的な信号がインター
フエース・ポツド１２に供給される場合等に、テ
スト装置の回路を保護するために必要な限度で或
る程度電圧及び電流を制限する。更に、保護ユニ
ツト３４内の回路は、インターフエース・ポツド
１２を介してUUT１８に供給しそしてUUT１８
から受ける全信号（例えばアドレス信号、データ
信号及びステータス信号）に関して、適切に機能
するマイクロプロセツサ回路の電源インピーダン
ス及び負荷インピーダンスをシユミレートするの
が好ましい。第１図に二重の矢印３６及び同３７
によつて象徴的に示してあるように、UUT１８
から供給され、又はUUT１８を向かう各データ
信号は、アドレス信号及びステータス信号、保護
ユニツト３４内の適当な回路を通つてスイツチ・
ユニツト３８及び駆動性レジスタ４０に供給され
る。UUT１８で通常使用されるものと同一タイ
プのマイクロプロセツサ回路４２のデータ・ライ
ン、アドレス・ライン、制御ライン及びステータ
ス・ラインは、信号バス４４を介してスイツチ・
ユニツト３８の第２の入力ポートに相互接続す
る。更に、スイツチ・ユニツト３８の出力ポート
は、信号バス４６（以後ポツド・バスと呼ぶ。）
に接続し、該ポツド・バス４６は、スイツチ・ユ
ニツト３８とポツドROM４８、ポツドRAM５
０、ポツドＩ／Ｏユニツト５２及び駆動性レジス
タ４０との間でデータ信号及びアドレス信号を送
受する導電体を含む。これらは全てポツド・バス
４６に接続する。

本発明における各スイツチ・ユニツト３８は、
次のように構成される。即ち、 (a) マイクロプロセツサ回路４２と第１の状態
（以後、ポツド・プロセツサ状態と呼ぶことに
する。）で作動させる。この状態では、スイツ
チ・ユニツト３８はマイクロプロセツサ回路４
２のデータ・ライン、制御ライン及びステータ
ス・ラインをポツド・バス４６に接続し、従つ
て、マイクロプロセツサ回路４２、ポツド
ROM４８及びポツドRAM５０は、ポツドＩ／
Ｏユニツト５２を介してメイン・フレーム・ユ
ニツト１０の回路と通信する完全なマイクロプ
ロセツサ・ベースのシステムを構成する。

(b) マイクロプロセツサ回路４２を第２の状態
（以後、UUTテスト状態と呼ぶことにする。）
で作動させる。この状態では、スイツチ・ユニ
ツト３８は、マイクロプロセツサ回路４２のデ
ータ・ライン、アドレス・ライン、制御ライン
及びステータス・ラインを接続する。

後でより詳細に説明するように、本発明に従つ
て実行される種々のテスト・シーケンスの間、ス
イツチ・ユニツト３８は、ポツド・プロセツサ状
態とUUTテスト状態との間で連続的にマイクロ
プロセツサ回路４２を切換えるように起動され
る。基本的には、この交番シーケンスは、マイク
ロプロセツサ回路４２が、 (a) まず第１に、次に実行すべきテスト命令及び
その連係のUUTステイミユラス（Stimulus）
（例えばUUT１８のRAM２６の特定アドレス
に特別のデータ・ワードを書込む命令）を決定
するためにポツド・プロセツサ状態において
（例えばポツドROM４８及びポツドRAM５０
と協働して）動作し、 (b) テスト・ステイミユラスをUUT１８に結合
する（例えば、UUT１８のRAM２６の特別の
アドレスに所望のデータ・ワードを書き込む）
UUTテスト状態であつて、該UUTテスト状態
の結末におけるUUTバス３２上の論理レベル
を表わす信号を駆動性レジスタ４０にラツチす
る状態に切り換わり、そして、 (c) 駆動性レジスタ４０に収容されたデータの分
析、次のテスト命令及びステイミユラスの形
成、並びに／又は丁度完了したテスト段階の結
果を示す信号をポツドＩ／Ｏユニツト５２を介
してメイン・フレーム・ユニツトに転送するこ
とのために、ポツド・プロセツサ状態に切り換
わる、 というように利用される。

第１図の構成において、ポツド・プロセツサ状
態及びUUTテスト状態における動作の間の上述
の交番シーケンスは、スイツチ・ユニツト３８を
使つて所定期間に亘つてマイクロプロセツサ回路
４２をUUTテスト状態に置かせる制御信号を供
給するタイミング制御及びプローブ同期ユニツト
５４によつて行なわれる。更に、タイミング制御
及びプローブ同期ユニツト５４は、マイクロプロ
セツサ回路４２がUUTテスト状態にあるときに
はUUTバス３２上の信号を表わす信号が記憶さ
れるように、また、テスト装置がポツド・プロセ
ツサ状態に戻つたときにはデータがマイクロプロ
セツサ回路４２によつて読取られ得るように、駆
動性レジスタ４０中の記憶レジスタを使用可能に
する制御信号を駆動性レジスタ４０に供給する。
第１図に示したように、UUT１８のクロツク回
路２２から供給される信号は、マイクロプロセツ
サ回路４２とタイミング制御及びプローブ同期ユ
ニツト５４の両方に接続し、ポツド・プロセツサ
状態での動作時に利用されるクロツク信号を供給
する。クロツク回路２２からのこの信号はまた、
動作シーケンスの単一ステツプを実行するために
UUT１８に必要とされるのと等しい期間（例え
ば、しばしば１バス・サイクルと呼ばれる期間）
の間及び適当な時点の両者においてマイクロプロ
セツサ回路４２をUUTテスト状態に切換えるよ
うにタイミング制御及びプローブ同期ユニツト５
４をスイツチ・ユニツト３８と協働して作動させ
る信号を供給する。１バス・サイクルは、UUT
１８のクロツク回路２２の１以上の周期に等し
く、また、マルチフエーズのクロツクを使用する
構成では２個のクロツク信号の論理組合せに等し
い。そのような動作を行なわせるため、本発明の
好ましい実施例におけるタイミング制御及びプロ
ーブ同期ユニツト５４は、テスト装置がテスト・
シーケンスの先のステツプ（このとき、マイクロ
プロセツサ回路４２はUUTテスト状態で動作し
ている。）で得られたデータの分析を完了した後
に新しいテスト・ステイミユラスを確立すべくポ
ツド・プロセツサ状態で作動を開始する度に、
（ポツドROM４８中に記憶されていた）適当なタ
イミング値をロードされるインターバル・タイマ
ーを含む。この構成において、ポツドROM４８
からインターバル・タイマーにロードされるタイ
ミング値は、システムがUUTテスト状態に切り
換わるときに使用されるべき特定ステイミユラス
を確立するのに必要なステツプを実行するために
要求される、UUTクロツク・パルスの個数を表
わす。そしてインターバル・タイマーは、UUT
クロツクによつてクロツクされるように、且つロ
ードされた各タイミング値から下方に計数する
（即ち減数する）ように接続したカウンタであ
る。該カウンタがゼロのターミナル・カウンタ値
に達すると、ボロー（borrow）信号がスイツ
チ・ユニツト３８を起動して、１バス・サイクル
にほとんど等しい時間に亘つてマイクロプロセツ
サ回路４２をUUTテスト状態に置かせる。

ポツド・プロセツサ状態及びUUTテスト状態
におけるマイクロプロセツサ回路４２の上述の連
続的交番動作に備えるため更に、スイツチ・ユニ
ツト３８は、UUT１８から発生した種々の制御
信号を選択的に、ポツド・プロセツサ状態の間に
マイクロプロセツサ回路４２に到達させないよう
にする部材を含む。例えば、テスト装置がポツ
ド・プロセツサ状態で動かしている間に、割込要
求信号（一般的にINT信号と記される。）又はバ
スの制御を外部制御装置に委ねることをマイクロ
プロセツサ回路４２に要求する信号（しばしば
HALT信号と記される。）等の信号がマイクロプ
ロセツサ回路４２に到達することが許されるなら
ば、テスト・シーケンスが妨害されるだけでな
く、タイミング制御及びプローブ同期ユニツト５
４の動作において適切な用意が為さていない限
り、テスト装置は、割当てられたクロツク周期内
では（即ち、ポツドROM４８から得られる上述
のタイミング値に関連した時間内では）実行すべ
き一連のステツプを完了しないだろう。もしもこ
れが生じると、テスト装置はUUT１８の制御を
失い、多の場合には、テスト・シーケンスを停止
させることになる。当業者によつて認識されるよ
うに、また第２図（第２図Ａと第２図Ｂを含
む。）に関連して詳細に説明するように、トリ・
ステートのバツフアー回路も通常のアンド回路を
含んで、マイクロプロセツサ回路４２へのUUT
制御信号を選択的に使用不能とするための種々の
構成を、スイツチ・ユニツト３８の中に設けるこ
とができる。

マイクロプロセツサ回路４２がポツド・プロセ
ツサ状態とUUTテスト状態との間で連続的に切
り換わる上述の態様での動作に加えて、本発明の
好ましい実施例は、マイクロプロセツサ回路４２
が実際上UUTテスト状態に維持され、且つ全て
の制御信号及びステータス信号がマイクロプロセ
ツサ回路４２に結合される、という動作用にも構
成してある。この動作モード（以後、UUT RUN
モードと呼ぶ。）は、本発明を実施した装置が通
常の回路内エミユレータとして動作することを可
能にし、また、UUTメモリ回路内に含まれる任
意のテスト・ルーチンを実行することを可能にす
る。

第１図を続けて参照するに、インターフエー
ス・ポツド１２はまた、電源モニター５６を含
み、該電源モニター５６は、ケーブル・アセンブ
リ１４を介して供給されるUUT電源供給信号に
応答すると共に、該UUT電源供給信号が受容可
能な電圧レンジ内にないならばメイン・フレー
ム・ユニツト１０に異常信号を供給する。例え
ば、第１図の構成において、UUT１８は単一の
正電圧Ｖ_Sを供給し、該電圧Ｖ_Sは、比較回路５８
の反転入力端子と比較回路６０の非反転入力端子
とに接続する。比較回路５８及び同６０の出力端
子は、互いに接続してあり、メイン・フレーム・
ユニツト１０内の回路に接続する。この構成にお
いては、３個の抵抗６２，６４，６６を端子６８
と端子７０の間に直列に接続してあり、抵抗６２
と抵抗６４との間の接続点は、比較回路５８の非
反転入力端子に接続し、抵抗６４と抵抗６６との
間の接続点は、比較回路６０の反転入力端子に接
続してある。

動作について説明すると、UUT電源供給電圧
Ｖ_Sが、抵抗６２及び同６４の接続点における直
流電位と抵抗６４及び抵抗６６の接続点における
直流電位との間にあるとき、比較回路５８及び同
６０は、UUT１８の電源２４が正常に動作して
いることを示す正電圧（即ち、論理レベル高の信
号）を供給する。他方、もしも当該電源２４から
供給される信号のレベルが抵抗６２及び同６４の
接続点における電位よりも大きいが、又は抵抗６
４及び同６６の接続点における電位よりも小さい
ならば、比較回路５８及び同６０の共通接続の出
力端子に形成される信号は、論理レベル低に低下
し、もつて電源電圧の異常を示す電源異常信号を
メイン・フレーム・ユニツト１０に供給する。本
発明の実施例においては、この電源異常信号は、
メイン・フレーム・ユニツト１０内のマイクロプ
ロセツサによつて認識され、UUT ROWER
FAI LUREとうメツセージを初期化する。

第１図にブロツク図の形で示すように、メイ
ン・フレーム・ユニツト１０は、上述のUUT電
源異常信号を受信するＩ／Ｏユニツト７２であつ
て、第１図に二重の矢印７４で示すように、メイ
ン・フレーム・ユニツト１０とインターフエー
ス・ポツド１２との間で流れる並列形式のデジタ
ル符号化信号を運ぶものを含む。既に述べたよう
に、そしてまた後述するテスト・シーケンスを理
解すればより明白になるのだが、メイン・フレー
ム・ユニツト１０からインターフエース・ポツド
１２に転送されるデータは通常デジタル符号化コ
マンド信号であり、この信号により、インターフ
エース・ポツド１２は、UUTテスト状態におけ
る１又はそれ以上の演算を含む特定シーケンスを
始動し、インターフエース・ポツド１２からメイ
ン・フレーム・ユニツト１０に転送されるデジタ
ル符号化信号は、そのような各テスト・シーケン
スの結果を示す。メイン・フレーム・ユニツト１
０とインターフエース・ポツド１２との間のこの
双方向信号転送を容易化するため、ポツドＩ／Ｏ
ユニツト５２とメイン・フレーム・ユニツト１０
のＩ／Ｏユニツト７２との間に一対の制御ライン
７６を延設してある。制御ライン７６は、Ｉ／Ｏ
ユニツト７２とポツドＩ／Ｏユニツト５２の間の
データ信号の結合に関してメイン・フレーム・ユ
ニツト１０及びインターフエース・ポツド１２の
状態を示すハンドシエイク信号を運ぶ。例えば、
本発明の実施例においては、コマンド信号がメイ
ン・フレーム・ユニツト１０からインターフエー
ス・ポツド１２に送られる場合には、該コマンド
信号がメイン・フレーム・ユニツト１０から送出
される時に制御ライン７６の一本が低論理レベル
に切り換わり、その送出された信号がインターフ
エース・ポツド１２によつて受信された時に制御
ライン７６の第２のものが低論理レベルに切換わ
る。第２の制御ライン７６における変移はメイ
ン・フレーム・ユニツト１０で検知され、第１の
制御ライン７６を高論理レベルに戻すことによつ
て承認される。第１の制御ライン７６が高論理レ
ベルに戻ることは、インターフエース・ポツド１
２で検知され、そして第２の制御ライン７６は、
テスト装置をそのもとの状態に戻すべく高論理状
態に戻る。本発明の実施例のインターフエース・
ポツド１２からメイン・フレーム・ユニツト１０
へのデータ転送に関連するハンドシエイク動作は
同様であり、メイン・フレーム・ユニツト１０
は、信号データ（例えばテスト結果に対する待
期）を受信できるときにはいつでも、第１の制御
ライン７６を低論理レベルに置くように動作す
る。第２の制御ライン７６は、インターフエー
ス・ポツド１２がデータを送出した時にマイクロ
プロセツサ回路４２によつて低論理レベルに切換
えられる。そして、メイン・フレーム・ユニツト
１０内の後述する回路により、第１の制御ライン
７６は、送信データが受信された時に高論理状態
に戻る。第１の制御ライン７６における状態変化
はマイクロプロセツサ回路４２によつて検知さ
れ、該マイクロプロセツサ回路４２はポツドＩ／
Ｏユニツト５２をポールし、第２の制御ライン７
６はインターフエース・ポツド１２により高論理
状態に復帰する。この結果、両制御ライン７６
は、次のデータがメイン・フレーム・ユニツト１
０に又はメイン・フレーム・ユニツト１０から転
送されるまで休止状態に戻る。

第１図に示したメイン・フレーム・ユニツト１
０の構成ブロツク図及び、メイン・フレーム・ユ
ニツト１０にインターフエース・ポツド１２との
間のデータ転送についての上記説明から、当業者
ならば、メイン・フレーム・ユニツト１０自体が
広範囲に亘る演算シーケンスを実行するようにプ
ログラムされたマイクロプロセツサ・ベースのシ
ステムであることを認識するだろう。これに関し
て、Ｉ／Ｏユニツト７２は、信号バス７２を介し
てマイクロプロセツサ回路７５に接続する。読出
専用メモリ（ROM）７８、ランダム・アクセ
ス・メモリ（RAM）８０及びマス・メモリ・ユ
ニツト８２は、所望のテスト・シーケンスの実行
のために必要な記憶容量を与えるべく信号バス７
７に接続する。この構成において、ROM７８
は、種々の所定テスト・シーケンスを実行するた
めに必要な命令及びデータを記憶し、RAM８０
は、特定テスト・シーケンスの間に発生し且つ利
用される種々のデータの一時記憶として作用し、
マス・メモリ・ユニツト８０は、テスト装置のオ
ペレータによつてプログラムされるか又は、磁気
テープ若しくはデイスクのような通常の記憶装置
から該マス・メモリ・ユニツト８２に読み込まれ
る比較的複雑で特定目的用のテスト・シーケンス
を第１図の装置に実行させる。

第１図を続けて参照すると、メイン・フレー
ム・ユニツト１０のマイクロプロセツサ・ベース
の構成は、メイン・フレーム・クロツク回路８４
によつてクロツクされ、該メイン・フレーム・ユ
ニツト１０は、キーボード８８、デイスプレイ・
ユニツト９０並びにプローブ制御及び測定ユニツ
ト９２とのインターフエースを与える第２のＩ／
Ｏユニツト８６を含む。キーボード８８及びデイ
スプレイ・ユニツト９０は、当業者によく知られ
たタイプの通常の装置であり、キーボード８８
は、種々のテスト・シーケンスを開始したり、そ
のテスト・シーケンスに必要な、オペレータの特
定する任意の情報（例えば、テストのための初期
及びUUT最終のアドレス）を入力したり、特定
のプログラム又は命令をマス・メモリ・ユニツト
８２にロードしたりするためにテスト装置のオペ
レータによつて利用される。本発明の好ましい実
施例では、デイスプレイ・ユニツト９０は、テス
ト結果を表示するだけでなく、メイン・フレー
ム・ユニツト１０のマイクロプロセツサ・ベース
のシステムの動作を通して、テスト・シーケンス
の間に必要な任意のデータを供給すべく表示要求
（即ち、「プロンプテイング」）をテスト・セツ
ト・オペレータに送る３２キヤラクタの英数字デ
イスプレイ・ユニツトである。

プローブ制御及び測定ユニツト９２は、電気的
にプローブ・ユニツト９４に接続し、該プロー
ブ・ユニツト９４は、詳細な障害修復又は欠陥分
離手続が本発明により履行された時（即ち、
UUT回路の特定部分に欠陥又は失敗を一般的に
局在化させる後述の種々のテスト・シーケンスを
実行した後）UUT１８の選択回路節点で論理信
号を注入及び測定する部材として利用される。本
発明で代表的に利用される種々のテスト・シーケ
ンスに関して、また、第３図に示したプローブ制
御及び測定ユニツト９２の実施に関して後で詳述
するように、プローブ・ユニツト９４を利用した
完全な障害発見ルーチンは、メイン・フレーム・
ユニツト１０の読出専用メモリ及びインターフエ
ース・ポツド１２（メモリ・フレームROM９８
及びポツドROM４８）に収容させてもよいし、
そのようなプログラムは、キーボード８８から、
又はテープその他の媒体を使う通常のデータ記憶
装置からマス・メモリ・ユニツト８２にロードし
てもよい。更に、本発明の実例は、プローブ・ユ
ニツト９４が実質上別のテスト装置として（即
ち、テストすべき特定タイプのUUT用に設計さ
れた支持テスト・シーケンスを実行することなし
に）使われることを許容する。そのように使用さ
れると、プローブ・ユニツト９４は、簡単な論理
レベル検知から変移計数に至る種々の公知障害発
見方法や、ポツド・ステイミユラス容量に関連し
て使われるときに記号分析と一般に呼ばれる或る
種の巡回冗長検査を行なうために使用され得る。

上述の各方法におけるプローブ・ユニツト９４
の利用を容易にするため、プローブ制御及び測定
ユニツト９２は、インターフエース・ポツド１２
のタイミング制御及びプローブ同期ユニツト５４
から供給されるプローブ同期信号に応答する。特
に、タイミング制御及びプローブ同期ユニツト５
４は、インターフエース・ポツド１２のマイクロ
プロセツサ回路４２が先に説明したUUTテスト
状態に切り換わる度毎にプローブ制御及び測定ユ
ニツト９２に信号パルスを送る。プローブ・ユニ
ツト９４がUUT１８の選択した回路節点におけ
る論理レベルを感知すべく動作しているとき、プ
ローブ制御及び測定ユニツト９２に供給された信
号は、調べようとする回路節点の信号レベルを実
質的にサンプリングする記憶レジスタを能動化す
るために使われる。他方、プローブ・ユニツト９
４が選択節点に特定の信号（即ち、論理レベル
高、論理レベル低又は高及び低信号の交番シーケ
ンス）を注入するために使われるときには、プロ
ーブ制御及び測定ユニツト９２は、マイクロプロ
セツサ回路４２がUUTテスト状態にある間に各
バス・サイクルに同期してUUT１８の選択節点
に単一のテスト信号を注入すべく、インターフエ
ース・ポツド１２のタイミング制御及びプローブ
同期ユニツトから供給される同期信号を利用す
る。プローブ・ユニツト９４の同期は、記号分析
を通して障害発見・修復を容易にするだけでな
く、第３図に図示したより詳細なプロープ制御及
び測定ユニツトに関して後で説明するように、そ
の同期は監視される回路における種々の論理状態
の多様性の指示を与えるようにプローブ・ユニツ
ト９４の２つインジケータ９６及び同９８を起動
するためにも利用される。例えば、本発明の実施
例では、監視している回路節点の信号が高論理レ
ベル、低論理レベル又は不当論理レベルにあるこ
とを示す視覚的指示を与えるだけでなく、プロー
ブ・ユニツト９４が選択回路節点に接触し、且つ
タイミング制御及びプローブ同期ユニツト５４が
同期信号を供給し続ける時間期間内で、種々の時
刻における全ての３種類の論理レベルの指示を与
える。更に、これらの構成は、プローブ・ユニツ
ト９４がUUT１８の選択回路節点と接触状態に
置かれ、且つインターフエース・ポツド１２のタ
イミング制御及びプローブ同期ユニツト５４がメ
イン・フレーム・ユニツト１０のプローブ制御及
び測定ユニツト９２に同期信号を供給する時間イ
ンターバルの間、可能な状態（即ち、不当信号、
論理レベル高及び論理レベル低）の内の任意の２
つの存在を示す。

第１図に付加的に示してあるように、メイン・
フレーム・ユニツト１０はまた、メイン・フレー
ム・ユニツト１０内の回路のための必要な動作電
圧を供給する電源ユニツト１００を含む。更に、
本発明の実施例においては、電源ユニツト１００
は、インターフエース・ポツド１２にも必要な作
動電圧を供給する。

第２図（即ち、第２図Ａ及び第２図Ｂ）は、イ
ンターフエース・ポツド１２をより詳しく示した
ものであり、インターフエース・ポツド１２は、
揮発性データの記憶を維持するために所定レート
でリフレツシユしなければならないダイナミツク
RAM、16ビツト・アドレス信号及び８ビツト・
データ信号を利用するマイクロプロセツサ・ベー
スのアセンブリ又はシステム（例えば第１図の
UUT１８）のテストに適合させるように、本発
明の実施例中に組み込んである。第２図に示した
ように、インターフエース・ポツド１２の駆動性
レジスタ４０は、テスト装置がUUTテスト状態
にないときにはいつでも（即ち、テスト装置がポ
ツド・プロセツサ状態にあるとき）、タイミング
制御及びプローブ同期ユニツト５４から供給され
るUUT ON信号によつて使用不能にされるアド
レス・デコーダ１０２を含む。この構成におい
て、マイクロプロセツサ回路４２からのアドレス
信号は、アドレス・デコーダ１０２に結合され
る。該アドレス・デコーダ１０２は、集積回路又
はアレイ状のゲート回路として実現できる通常の
組合せ論理回路を含み、そして、一セツトのデー
タ・ラツチ１０４、一セツトのアドレス・ラツチ
１０６、一セツトのステータス・ライン・ラツチ
１０８及び一セツトの制御ラツチ１１０の出力使
用可能端子（第２図にOEで示す。）に信号を選択
的に結合するように構成される。ラツチ１０４，
１０６，１０８，１１０の出力ポートは、第１図
のポツド・バス４６の一部を形成するデータ・バ
ス１１２に共通に接続してあるから、アドレス・
デコーダ１０２は、各ラツチ回路に記憶された信
号情報がテスト装置のポツド・プロセツサ状態で
の作動下にテスト・シーケンスの一部の間にマイ
クロプロセツサ回路４２によつて選択され読取ら
れることを許容する。例えば、もしもテスト装置
が、第１のテスト・ステツプの間（この間にテス
ト装置はUUTテスト状態にある。）UUT RAM２
６の特定アドレスデータに書込むならば、ポツド
ROM４８中に記憶されたテスト命令は、テスト
装置がポツド・プロセツサ状態に戻る時にマイク
ロプロセツサ回路４２をしてアドレス信号を発生
させるために利用することができ、そのアドレス
信号によりアドレス・デコーダ１０２は順次アド
レス・ラツチ１０６及びデータ・ラツチ１０４の
出力回路を使用可能にし、その結果、マイクロプ
ロセツサ回路４２は、適当なアドレス信号及び適
当なデータ信号がUUT１８に送出されたことを
確認することができる。

第２図に示したように、インターフエース・ポ
ツド１２とUUT１８との間に延びる各データ・
ライン、アドレス・ライン、ステータス・ライン
及び制御ラインは、保護ユニツト３４中に含まれ
る抵抗１１４を介して、データ・ラツチ１０４、
アドレス・ラツチ１０６、ステータス・ライン・
ラツチ１０８及び制御ラツチ１１０内のラツチ回
路の入力ポートに接続する。該抵抗１１４は、
UUT１８内の失敗又はインターフエース・ポツ
ド１２をUUT１８に接続する際の不注意による
エラーにより比較的高い電圧が駆動性レジスタ４
０のラツチ回路に接続するどれかの信号ライン上
に現われた場合に、これらのラツチ回路に損傷を
与えないようにするためのものである。第２図に
示してあるように、ラツチ１０４，１０６，１０
８，１１０は、タイミング制御及びプローブ同期
ユニツト５４から供給されるLATCH信号によつ
てデータ受信のために使用可能にされる。後でよ
り詳細に説明するが、第１図のUUTバス３２に
供給し又は該UUTバス３２から受信するデータ
信号、アドレス信号、ステータス信号及び制御信
号は、このLACTH信号により、テスト装置が
UUTテスト状態で動作している各テスト・テス
トの終末において各ラツチ１０４，１０６，１０
８，１１０に記憶される。

第２図に示すように、インターフエース・ポツ
ド１２とUUT１８との間に延びるデータ・リー
ドは、インターフエース・ポツド１２のスイツ
チ・ユニツト３８に含まれる双方向バツフアー・
ユニツト１１６の出力ポートに接続する。第２図
に完全には示していないが、各データ・ライン
は、保護ユニツト３４内に配置した電流制限用抵
抗１１８を介してトリステートのバツフアー段の
ような個々の回路に接続する。更に、同じ極性方
向に直列接続した一対のダイオード１２０，１２
２の間の接続点を、抵抗１１８の双方向バツフア
ー・ユニツト１１６の信号を送る端子側に接続し
てある。ダイオード１２０のカソードは装置の高
論理レベルよりもダイオードの電圧降下のおよそ
１個分（約0.7ボルト）だけ小さくした電圧に接
続してあり、ダイオード１２２のアノードは装置
の低論理レベルよりもおよそ１個分のダイオード
電圧降下だけ上の電圧に接続してあるから、双方
向性バツフアー・ユニツト１１６の各回路段の入
力における電圧は、高論理レベルと低論理レベル
との間に制限される。

保護ユニツト３４の構成とは関わりなく、双方
向性のバツフアー・ユニツト１１６の個々の段
は、テスト装置がUUTテスト状態で作動してい
るときにはデータ・バス１１２に現われる信号を
UUT１８の結合するように、また、テスト装置
がポツド・プロセツサ状態で作動しているときに
はデータ・バス１１２上に現われる信号から
UUT１８を絶縁するように起動される。この点
で、タイミング制御及びプローブ同期ユニツト５
４から供給されるUUT ON信号は、双方向性デ
ータ・バツフアー・ユニツト１１６の使用可能端
子（EN端子）に供給され、マイクロプロセツサ
回路４２から供給される読取／書込信号（第２Ａ
図のＲ／Ｗ）は、データ転送の方向を制御するた
め双方向性データ・バツフアー・ユニツト１１６
に供給される。

第２図に示したように、保護ユニツトはまた、
先に述べた態様で各ステータス及び制御ラインに
接続する電流制限用抵抗及び一対のダイオード１
２０，１２２を含む。付け加うるに、インターフ
エース・ポツド１２とUUT１８との間に延びる
各アドレス・ラインは、抵抗１１８並びにダイオ
ード１２０及び同１２２を含む保護ユニツト内の
回路に接続するが、該ダイオード１２２は、その
アノードを除いて上述の態様で接続される。特
に、アドレス・ラインに連係の各ダイオード１２
２のアノードは、UUTアドレス・ホールド回路
１２４に接続し、該UUTアドレス・ホールド回
路１２４は、各連係のダイオード１２２のアノー
ドを選択的に、システムの低論理レベルよりおよ
そダイオード１個分の電圧降下だけ低い電圧に、
又は連係アドレス・ライン（及びそれ故に全アド
レス・ライン）を高論理レベルにクランプさせる
電圧に接続する。この点で、UUTアドレス・ホ
ールド回路１２４は、テスト装置がポツド・プロ
セツサ状態にあるときにタイミング制御及びプロ
ーブ同期ユニツト５４から供給されるUUT ON
信号に応答して、アドレス・ラインを高論理状態
にクランプし、もつてUUT１８に16進のアドレ
ス信号FFFFを供給する。この動作は、テスト装
置がポツド・プロセツサ状態にあるときにはいつ
までもUUTバス上にデフオール・アドレスを送
り、これは、読取／書込制御信号と組み合わさつ
てデータ・バツフアー・ユニツト１１６を介して
UUT１８に供給される。この動作は、UUT１８
に含まれるダイナミツク・メモリをリフレツシユ
するために読取サイクルの間に生じる。更に、テ
スト装置がポツド・プロセツサ状態にあるテス
ト・シーケンスの部分の間にそのようなアドレス
を供給することは、UUT１８内のダイナミツ
ク・メモリのリフレツシユを目的とするだけでな
く、その期間の間UUT１８内のその他の活動を
妨げ、従つて、マイクロプロセツサ回路４２が
UUTテスト状態での作動下における次のステツ
プの間のテスト・ステイミユラスを供給するまで
UUT１８の安定な状態に保つ、ということにも
利点がある。

UUT１８内の全てのダイナミツクRAMを確実
にリフレツシユするという上記方法で利用するア
ドレスは、多くの場合に、UUTメモリ・スペー
スの任意の有効アドレスである点に注意された
い。ただし、適当なアドレスが形成されることを
確実にするため、関連マイクロプロセツサのリセ
ツト・アドレスが一般的には利用される。当業者
には周知のことであるが、そのようなアドレス
は、UUT１８内で使われるマイクロプロセツサ
回路のタイプに依存すると共に、一般的には、全
アドレス・ビツトが低である場合（例えば16進信
号の0000）に対応するアドレスか、又は全アドレ
ス・ビツトが高である場合（例えば16進アドレス
のFFFF）に対応するアドレスである。当業者に
とつて容易に認識できるように、UUTアドレ
ス・ホールド回路１２４は、ダイオード１２２の
アノードを約0.7ボルトの電圧に接続すると共に
ダイオード１２０のカソードを低く駆動すること
によつて、0000のデフオールト・アドレスを供給
できる。

第２図を続けて参照すると、上述のアドレス・
ラインは、第２図のアドレス・バス１２６と同一
のポツド・バス４６を介してマイクロプロセツサ
回路４２からアドレス信号を受ける。この点で、
アドレス・バス１２６の各導電体は、アドレス・
バツフアー・ユニツト１２８に含まれるバツフア
ー段の入力ポートに接続する。第２図に示したよ
うに、アドレス・バツフアー・ユニツト１２８の
バツフアー段は、UUT ON信号によつて使用可
能にされ、該バツフアー段の出力端子は、保護ユ
ニツト３４の上述の保護回路の一つを介して
UUT１８の個々のアドレス・ラインに接続す
る。即ち、テスト装置がUUTテスト装置で作動
しているときにはいつでも、アドレス・バツフア
ー・ユニツト１２８は、マイクロプロセツサ回路
４２がアドレス信号をUUT１８に供給するのを
許容するように使用可能にされる。他方、テスト
装置がポツド・プロセツサ状態にあるときには、
アドレス・バツフアー・ユニツト１２８は使用不
能にされ、インターフエース・ポツド１２のアド
レス・バス１２６をUUTバス３２から絶縁す
る。

テスト装置がUUTテスト状態にあるか又は
UUT RUNモードで作動しているときUUT１８
から供給される各ステータス信号は、保護ユニツ
ト３４からステータス・バツフアー・ユニツト１
３０に供給される。このステータス・バツフア
ー・ユニツト１３０は、レジスタ・ユニツト１３
によつて供給される２進信号の論理状態に従い選
択的に且つ個別的に使用可能又は使用不能にされ
る複数のバツフアー段を含む。この構成におい
て、レジスタ・ユニツト１３２は、ポツドＩ／Ｏ
ユニツト５２の一部であつてもよいし、また、テ
スト装置のオペレータが特定テスト・シーケンス
の間にマイクロプロセツサ回路４２に供給される
ステータス信号を選択できるように、メイン・フ
レーム・キーボード８８の操作により（ポツド
Ｉ／Ｏユニツト５２を介して）制御される別の列
状レジスタ回路であつてもよい。例えば、或るタ
イプのマイクロプロセツサ回路は、WAITライン
を含み、該WAITラインによりマイクロプロセツ
サは、テストされるべきマイクロプロセツサ・ベ
ースのシステム（例えば第１図のUUT１８）で
比較的低速のＩ／Ｏデバイスを使用し得るように
バス変動が有効に行なわれるレートに減少する。
比較的低速のＩ／Ｏユニツトとの動作を容易にす
るためこのような方法でWAITラインを使用する
場合、UUT１８からマイクロプロセツサ回路４
２にWAIT信号を供給するため、一般的には、レ
ジスタ・ユニツト１３２とステータス・バツフア
ー・ユニツト１３０中の連係のバツフアー回路と
を起動することがのぞれる。

続けて第２図を参照すると、レジスタ・ユニツ
ト１３２はまた、マイクロプロセツサ回路４２又
はレジスタ・ユニツト１３２からUUTバスに制
御信号を選択的に供給する実質上のスイツチとし
て機能するデータ・セレクタのような任意の通常
の装置であるドライブ・ユニツト１３４に信号を
供給する。レジスタ・ユニツト１３２及びドライ
ブ・ユニツト１３４から供給されるUUT制御ラ
イン上の独立制御は、例えば、UUTバス３２内
の制御ラインの機能状態を決定すべく導入される
後述のテストにおいて利用される。

第２図の構成はまた、ポツド・プロセツサ状態
とUUTテスト状態との間でテスト装置を切り換
えるタイミング制御及びプローブ同期ユニツト５
４（第１図）の一部に対応するタイミング制御ユ
ニツト１４０を含む。図示の構成は、アメリカ合
衆国、アリゾナ州、フエニツクスのモトローラセ
ミコンダクタ プロダクツ、インコーポレイテツ
ド製のMC−6800マイクロプロセツサ・ユニツト
を使つたマイクロプロセツサ・ベースのシステム
又はアセンブリとの動作用に第２図にインターフ
エース・ポツド１２がテスト装置を適合させるよ
うに組み上げたものである。第２図に示した構成
において、タイミング制御ユニツト１４０は、Ｄ
型フリツプフロツプ１４４のリセツト端子及びＪ
−Ｋフリツプフロツプ１４６のリセツト端子に接
続する出力端子を具備するインターバル・タイマ
ー１４２を含む。インターバル・タイマー１４２
の入力端子は、MC−6800 デバイスに必要な２
フエーズ・クロツク信号のフエーズ２（φ_２）を
受信するように接続される。第２図に示したよう
に、インターバル・タイマー１４２は、マイクロ
プロセツサ回路４２によつてアドレスされると共
に、並列形式のデジタル符号化信号をロードされ
得る。この並列形式のデジタル符号化信号により
該インターバル・タイマー１４２の出力端子は、
高くなりそして、該インターバル・タイマー１４
２にロードされる値に等しい量のUUTφ_２クロ
ツク期間が経過するまで高レベルにとどまる。こ
の種のインターバル・タイマーは公知であり、本
発明の実施例では、集積回路に含まれるタイマー
を利用した。その集積回路は、第１図及び第２図
のボツドRAM５０及びポツドＩ／Ｏユニツト５
２を実現するための回路も含んでおり、モトロー
ラ製の製品番号MC 6532のものである。

タイミング制御ユニツトの説明を続けると、
UUTφ_２クロツク信号は、Ｊ−Ｋフリツプフロ
ツプ１４６のクロツク入力とNANDゲート１４８
の一つの入力端子がUUTテスト状態で動作して
いる各時間期間の最終部分の間にインターフエー
ス・ポツド１２のデータ・ラツチ１０４、アドレ
ス・ラツチ１０６、ステータス・ラツチ１０８及
び制御ラツチ１１０を起動するためLATCH信号
を供給する。NANDゲート１４８の第２入力端子
は、Ｊ−ＫフリツプフロツプのＱ出力端子に接続
し、該Ｑ出力端子、テスト装置をUUTテスト状
態に切り換えるため、アドレスバツフアー・ユニ
ツト１１６の使用可能端子に、並びにＤ型フリツ
プフロツプのクロツク端子にUUT ON信号を供
給する。Ｊ−Ｋフリツプフロツプ１４６のＱ出力
端子は、テスト装置をポツド・プロセツサ状態に
切り換えるためUUT ON信号を供給する。この
UUT ON信号は、アドレス・デコーダ１０２の
使用可能（EN）端子、UUTアドレス・ホールド
回路１２４及び２入力NORゲート１５０の一方
の入力に接続する。該２入力NORゲート１５０
は、Ｊ−Ｋフリツプフロツプ１４６のセツト
（Ｓ）端子に信号を供給する。図示したタイミン
グ制御ユニツト１４０の動作を終了させるため、
NORゲート１５０の第２入力端子は、ポツド
Ｉ／Ｏユニツト５２から供給されるRUN UUT信
号を受信するように接続してあり、Ｊ−Ｋフリツ
プフロツプ１４６のＪ入力端子及びＫ入力端子は
共に、ANDゲート１５２から供給される信号を
受信するように接続してある。該ANDゲート１
５２は、Ｄ型フリツプフロツプ１４４のＱ出力端
子に接続する第１の入力端子と、マイクロプロセ
ツサ回路４２から供給される有効メモリ・アドレ
ス（VMA）制御信号を受信するように接続した
第２の入力端子を具備する。

動作について説明する。各テスト・シーケンス
は、ポツド・プロセツサ状態（即ち、UUT ON
信号が高）のテスト装置と、低論理レベルにある
インターバル・タイマー１４２から供給される信
号とで始まる。メイン・フレーム・ユニツト１０
によつて（ポツドＩ／Ｏユニツト５２を介して）
第２図のインターフエース・ポツド１２に供給さ
れるコマンド信号が復号されると、次のUUTテ
スト状態での動作に対しインターフエース・ポツ
ド１２を備えさせるために必要な長さのφ_２クロ
ツ期間を表わすデジタル符号化信号が、ROM４
８からフエツチされ、インターバル・タイマー１
４２にロードされる。この結果、インターバル・
タイマー１４２から出力される信号は高くなり、
Ｄ型フリツプフロツプ１４４をリセツトする。次
に続く各UUTφ_２クロツク・パルスは、ハウス
キーピング動作（例えばスタツク動作）又は次の
UUTテスト（即ち、テスト状態がUUTテスト状
態にある次続の時間期間にUUT１８に印加すべ
きステイミユラス）に必要なUUTアドレス（及
びWRITE動作に関してはデータ）を定式化する
に必要な動作の１ステツプの実行をもたらす。ス
テイミユラスが定式化されると、インターバル・
タイマー１４２は、ターミナル・カウントに達
し、これにより、フリツプフロツプ１４４及び同
１４６のリセツト端子に印加される信号が低くな
る。フリツプフロツプ１４４のＱ出力端子は高い
ので、次のUUTφ_２クロツク・パルスはＪ−Ｋ
フリツプフロツププ１４６をトグルし、もつて、
マイクロプロセツサ回路１４２からの有効メモ
リ・アドレス（VMA）信号が高であるかぎり
UUT ON信号を高くする。ここにおいて、例え
ばホールト又はトリ・ステート（TSC）の信号
が、UUTバス上の直接メモリ・アクセス動作の
実行を許容すべく例えばバス・サイクルを延長す
るためにマイクロプロセツサ回路に供給されない
限り、VMA信号は高いであろう。そのようなば
あい、Ｊ−ＫフリツプフロツプはVMA信号が高
くなつた後に生じる最初のUUTφ_２クロツク・
パルスの正方向変移に同期してトグルされる。

UUT ON信号がテスト装置をUUTテスト状態
に切り換えるべく高くなる時点に関わりなく、次
のUUTφ_２クロツク・パルスは、Ｊ−Ｋフリツ
プフロツプ１４６をトグルしてUUT ON信号を
低にし、もつて、フリツプフロツプ１４４をクロ
ツクし、ANDゲート１５２を使用不能にする。
これにより、フリツプフロツプ１４６のＪ入力端
子及びＫ入力端子に供給される信号は、低くな
り、マイクロプロセツサ回路４２がインターバ
ル・タイマー１４２に次のタイミング値をロード
するまで、この回路をUUTφ_２クロツクパルス
に応答させない。

タイミング制御ユニツト１４０の上述の動作に
関して、テスト装置は、インターバル・タイマー
１４２がマイクロプロセツサ回路４２によつてロ
ードされた後に所定化図のクロツク期間を生じる
UUTφ_２クロツク・パルスの単一時間を除いて
ポツド・プロセツサ状態（UUT ON信号が高）
にある、ということが認識されるべきである。即
ち、図示の構成は、第１図に示したテスト装置に
関して説明した動作をする。更に、テスト装置が
UUTテスト状態にある時の最終部分の間、UUT
ON信号及びUUTφ_２クロツク信号は共に高論理
レベルにあるから、第２図のNANDゲート１４８
は、UUT１８から保護ユニツト３４を介して供
給されるアドレス信号、データ信号、ステータス
信号及び制御信号をラツチするための所望の信号
を供給するということが認識されるべきである。

第２図の構成において、テスト装置のオペレー
ターが、テストすべきユニツトの動作と普通に関
連する動作シーケンスを実行すべくマイクロプロ
セツサ回路４２がUUT１８と相互接続するRUN
UUTモードでの動作を選択するときには、ポツ
ドＩ／Ｏユニツト５２は、NORゲート１５０の
入力端子に低論理信号を供給し、インターバル・
タイマー１４２にはタイミング値がロードされ
る。このタイミング値は、必要なハウスキーピン
グ動作の実行を許容し、またこのタイミング値
は、ドライブ・ユニツト１３４内の全回路を使用
不能にすると共にステータス・バツフアー・ユニ
ツト１３０内の各バツフアー回路を使用可能にす
る信号をレジスタ・ユニツト１３２に供給するこ
とを許容する。従つて、テスト装置をUUTテス
ト状態に切り換えるためUUT ON信号が高くな
ると（即ち、インターバル・タイマー１４２の出
力が低くなつた後に生じる最初のUUTφ_２クロ
ツク・パルスの正方向変移によつてＪ−Ｋフリツ
プフロツプ１４６がトグルされると）、マイクロ
プロセツサ回路４２のアドレス・リード線、デー
タ・リード線、制御リード線及びステータス・リ
ード線の全ては、UUTバス３２（第１図）内の
対応するリード線に接続する。更に、これにより
NORゲート１５０の第２入力端子が低くなるか
ら、Ｊ−Ｋフリツプフロツプ１４６のセツト端子
に高論理信号が接続しし、従つて、Ｊ−Ｋフリツ
プフロツプ１４６をセツト状態に維持し、第２図
の回路構成をポツド・プロセツサ状態に復帰させ
ないようにする。かくして、テスト装置のオペレ
ータがRUN UUTモードの動作を選択すると、イ
ンターフエース・ポツド１２のマイクロプロセツ
サ回路４２は、UUTメモリ（例えば第１図の
UUT RUN２８）に収容された任意の診断ルーチ
ンを含む通常のUUT動作シーケンスをテスト下
のユニツトが実行することを許容するため、テス
トすべきアセンブリ又はシステム（第１図の
UUT）のマイクロプロセツサ回路として作用す
る。

第２図の構成がRUN UUTモードから、該構成
がポツド・プロセツサ状態とUUTテスト状態と
の間で連続して動作する通常のテスト・モードに
切り換わり得るように、マイクロプロセツサ回路
４２のリセツト端子は、メイン・フレーム・ユニ
ツト１０から供給されるリセツト信号と、ステー
タス・バツフアー・ユニツト１３０から供給され
るUUTリセツト信号とを受信すべく接続した入
力端子を具備するORゲート１５４の出力端子に
接続する。この構成に関して、テスト装置が
RUN UUTモードにあるときは、UUTからのど
んなリセツト信号も、所望の方法でマイクロプロ
セツサ回路４２に接続される。付け加うるに、テ
スト装置は、マイクプロセツサ回路４２、レジス
タ・ユニツト１３２、インターバル・タイマー１
４２及びポツドＩ／Ｏユニツト５２をリセツトす
るためメイン・フレーム・ユニツト１０からイン
ターフエース・ポツド１２にシステム・リセツト
信号を結合することによつて、通常のテスト・モ
ードに戻ることができる。これが生じると、
RUN UUT信号がポツドＩ／Ｏユニツト５２によ
つて高くセツトされ、もつて、Ｊ−Ｋフリツプフ
ロツプ１４６からのセツト信号を除去すると共
に、次のUUTφ_２クロツク・パルスがＪ−Ｋフ
リツプフロツプ１４６をトグルしてフリツプフロ
ツプ１４４をクロツクするようにし、その結果、
テスト装置はポツド・プロセツサ状態に戻る。

UUTバス構造、UUT RAN回路、UUT ROM
回路及び或る程度制限されるがUUT Ｉ／Ｏ回路
の機能テストに関して、本発明の実施例で採用さ
れるテスト・シーケンスを検討することによつ
て、本発明の構成及び動作に関する上記説明をよ
りよく理解でき、また評価できるだろう。これに
ついてより詳細に述べると、これら機能テストの
各々は、テスト・シーケンスに応答するRAM
段、ROM段はある種のＩ／Ｏレジスタに関連し
たUUTメモリ・スペースのアドレスで読取及
び／又は書込／読取動作を実行すべくテスト装置
がポツド・プロセツサ状態とUUTテスト状態と
の間で交互する、という一連のテスト・ステツプ
を含む。例えば、UUTバス構造の一体性が確認
されるテスト・シーケンス（以後、BUS TEST
と呼ぶ。）の間、テスト装置は、もしあれば、デ
ータ・バス及びアドレス・バスのラインがそのバ
ス内の他のラインに短絡していること、及び、も
しあればアドレス・データが所望の論理状態に駆
動されていない（即ち、スタツクされている）こ
とを検知する。この両方のテストは、次のステツ
プで実行される。即ち、 (a) ポツド・プロセツサ状態における最初の動作
シーケンスの間にアドレス信号又はデータ信号
を定式化し、 (b) 該アドレス信号又はデータ信号をUUTバス
に印加して、該バス上の信号（即ち応答）をテ
スト装置内の関連回路（例えば、第１図の駆動
性レジスタ４０及び第２図示構成のラツチ１０
４，１０６）でサンプリングするため、単一
UUTバス・サイクルに対応する時間期間の
間、テスト装置をUUTテスト状態に切り換
え、 (c) テスト装置がポツド・プロセツサ状態に戻る
ときに結果データを読み取つて分析するため一
種の動作を初期化する。

UUTバスの制御ラインがスタツクされず、所望
の論理状態に駆動され得ることを確保するため、
げんに採用したBUS TESTには、次のシーケン
スを取り込んである。即ち、 (a) テスト装置はまずポツド・プロセツサ状態で
動作して、制御ラインの所望の状態をもたらす
べきマイクロプロセツサの動作を初期化するか
又は、その制御ラインを所望の論理レベル（０
又は１）に駆動する回路を使用可能にする。

(b) 次にテスト装置は、ステイミユラスを印加し
て（例えば第２図の制御ライン１１０で）制御
ラインの信号をサンプリングするため、単一バ
ス・サイクルの間UUTテスト状態に切り換わ
る。

(c) そして、ポツド・プロセツサ状態に戻つた時
に、テスト装置は、制御ラインが所望の論理レ
ベルに駆動されたかどうかを確認するため、記
憶した制御ライン信号を読み取る。

一連の連続するアドレス・コードによつてアク
セスされるUUT ROM段の各グループ又はブロ
ツクをテストするため、本発明の好ましい実施例
は、（ポツド・プロセツサ状態にある間に）評価
されるべきUUT ROMのブロツクを連続するア
ドレスに記憶されたデータにアクセスするために
信号に定式化するテスト・ルーチンを実行すべ
く、ポツド・プロセツサ状態とUUTテスト状態
との間で交互する。テスト装置がポツド・プロセ
ツサ状態に戻る度毎に、アクセスされたデータは
第１図の駆動性レジスタ４０又は第２図のデー
タ・ラツチ１０４から読取られ、このデータは、
UUT ROMのそのブロツクに記憶されるデータ
に個別の関連する最大16ビツト長の凝ランダムな
２進シーケンスを発生するように処理される。こ
の（16進符号の）擬進シーケンスは、ROMのブ
ロツクが十分に動作しているならば生じるであろ
う16進記号と比較され、ゴー又は非ゴーの機能支
持が、復号及び第１図の英数字デイスプレイ・ユ
ニツト９０上の表示のために、メイン・フレー
ム・ユニツト１０の回路に結合される。

本発明の好ましい実施例において、上述の擬ラ
ンダムの２進シーケンス又は「ROM信号」は、
まずROMのブロツクから供給される記憶の各バ
イト内の対応ビツト記憶位置に記憶された２進信
号セツトに対し予備の16進記号を得ることによつ
て、そして次に、単一の16進ROM記号を得べく
当該予備の16進記号を組み合わせることによつて
得られる。より具体的に述べると、当業者には周
知であるように、擬ランダムの２進シーケンスｘ
（ｎ）は、下記式を適用することによる一連の２
進信号から得ることができる。

ｘ（ｎ）＝Ｔ〔ｘ（０）＋ｘ（ｎ−ａ）＋ｘ（ｎ−ｂ）＋ｘ（ｎ−ｃ）＋ｘ（ｎ−ｄ）＋入力〕 ここで、Ｔは一つの位置を右へという巡回の回
転を示し、＋は排他的OR演算を示し、ａ、ｂ、
ｃ、ｄは、セツト（１、16）の異なる整数であ
る。例えば、コンピユータ業界で共通に使われ、
CRC−16システム（16ビツト巡回冗長チエツ
ク）として知られる或る構成では、16、15及び２
という選択された整数の下で、上述の先行する４
信号値よりはむしろ１サイクルあたり先行する３
信号値を利用する。対照的に、アメリカ合衆国、
カルフオルニア州、パロ アルトのヒユーレツト
パツカード製の記号分析装置は、各サイクル毎に
４個の信号値を採用し、16、12、９及び７という
整数を使用する。

整数の組合せが上記数式での利用のために選択
されるかどうかに係わらず、このアルゴリズム
は、ほとんどメモリが必要とされずに排他的OR
の論理演算のみが必要とされるので、本発明の装
置がUUTテスト状態とポツド・プロセツサ状態
との間で切り代わるときに容易に実行される。本
発明の好ましい実施例は、テストされるべき
ROMの各アドレスに順次アクセスし、記憶デー
タ・ワード中の各ビツト記憶位置に対する16ビツ
ト・シーケンスの並行処理を実行する。このシー
ケンスは、導出された２進シーケンスのエレメン
トに順次アクセスすることによつて単一のシーケ
ンスに処理され（例えば、２番目の２進シーケン
スの第１のエレメントが最初の２進シーケンスの
16番目のエレメントに続いてアクセスされ）、従
つて、このアルゴリズムは、ROM信号として
（16進の形で）利用される単一の16ビツト擬ラン
ダム・シーケンスを与える。

本発明の好ましい実施例は、UUT RAM段の
ブロツクを評価するための比較的高速のテスト手
続（以後、RAM−SHORT TESTと呼ぶ）と、
より徹低した、従つて時間のかかる付随的な手続
（以後 RAM−LONG TESTと呼ぶ。）との両方
を備える。RAM−SHORT TESTは、テスト装
置がポツド・プロセツサ状態とUUTテスト装置
との間で交互する３個の分離した動作シーケンス
を含む。これら３個のテスト・シーケンスの第１
のものにおいて、テスト装置は、所望のアドレス
信号を定式化するポツド・プロセツサ状態であつ
てデータ・ライン上に印加すべきステイミユラス
（全て０又は全て１）を確立するものでのシーケ
ンスを実行することによつて、RAM記憶装置の
各バイトにデータが書き込まれ得ることを確認す
る。テスト装置はそれからUUTテスト状態に切
り換わり、選択RAMアドレスに該ステイミユラ
スを書込もうとし、ポツド・プロセツサ状態に戻
り、そして、所望アドレス信号がUUTバスに印
加されたことを確認する。テスト装置は次に、適
当なアドレス及び必要な制御信号を確立するため
ポツド・プロセツサ状態のマイクロプロセツサ回
路を順次化することによつてダミー読取に備え、
そして、そのアドレスのデータを読取るため
UUTテスト状態に切替わる。このダミー読取シ
ーケンスは、テストされるべきRAM記憶位置に
全ての０又は全ての１が書込まれるシーケンスで
あつて、UUTリセツト・アドレス（MC−6800マ
イクロプロセツサでは16進アドレスのFF FF）
に対応するダミー読取アドレスが一般に使用され
るものの間に印加された電圧までUUTアドレ
ス・バスのデータ・リード線がチヤージされた状
態に確実に維持されないようにする。UUTバス
がデイスチヤージされ、テスト装置がポツド・プ
ロセツサ状態にあるならば、テストされるべき
UUT RAMアドレスの読取動作を初期化するシ
ーケンスが実行され、テスト装置は、読取動作を
してテスト装置のメモリ（即ち、第１図の駆動性
レジスタ４０又は第２図のデータ・ラツチ１０
４）へのそのアドレスのデータをラツチする
UUTテスト・モードに切換わる。テスト装置が
ポツド・プロセツサ状態に戻ると、RAMメモリ
の作用下のアドレスから読取られたデータをその
アドレスに先に書込んだデータと比較するシーケ
ンスが実行される。もしもデータが同じならば、
全ての０と全ての１の両方がUUT RAM記憶装
置の各及び全てのアドレスに書込み得ることを決
定するため、上述のシーケンスが繰り返される。

本発明の実施例によつて実行されるRAM−
SHORT TESTの第２のテスト・シーケンスは、
UUT RAM回路とUUTバスとの間に延びるデー
タ・ラインが互いに電気的に絶縁されていること
を確認する。テスト手続のこの部分の間、テスト
装置は、ポツド・プロセツサ状態とUUTテスト
状態との間で交互し、(a)特定UUT RAMアドレ
スの１ビツト記憶位置を除いた全ビツト記憶位置
にゼロを書込もうとし、そして、(b)UUT書込動
作の間にそのアドレスに結合されたデータ信号と
同一であることを確実にするため、選択UUT
RAMアドレスに記憶された信号を読み出す。も
しもメモリから読出したデータがメモリに結合し
たデータと対応するならば、RAM記憶装置に書
込まれた信号は、１ビツト記憶位置を除いた全ビ
ツト記憶位置が１を含むように補数をとられ、そ
してプロセスがくり返される。もしもこの信号が
選択UUT RAMアドレスの記憶位置に連続的に
書込まれるならば、そのプロセスは、同じ論理レ
ベルをそのアドレスのもう一つのビツト記憶位置
に記憶させることなしに、論理１及び論理０の両
方が選択UUT RAMアドレスの各ビツト記憶位
置に書込まれ得ることを確認するまで続く。

実施例で採用したRAM−SHORT TESTの第
３の部分においては、UUT回路内でのアドレス
復号エラーを検知するためにテスト手続が実行さ
れる。ここでは、実行されたシーケンスは、
RAMアドレス信号の全ビツトが完全に復号され
たかどうか、即ち、UUT RAM回路の一つの記
憶位置への書込情報が、同じ復号回路網を介して
アクセスされる他のUUT RAM記憶位置（即
ち、RAM記憶位置の同じブロツク内の記憶位
置）の内容を変えないことを高度の信頼性をもつ
て決定する。これを達成するため、テスト装置
は、順次ポツド・プロセツサ状態とUUTテスト
状態との間で切り換わり、テストされるべき
UUT RAM回路のブロツク内の各シーケンシヤ
ルRAM記憶位置をアドレスすると共に、テスト
装置がポツド・プロセツサ状態にある間に発生さ
れた擬ランダム・データ語をその記憶位置に書込
む。適当な擬ランダム・データ語は、例えば、所
定数のデータ・ビツトによつてアクセスされ得る
アドレスに対応する２進シーケンスをシストし、
その２進値とアドレスとで排他的OR演算を実行
し、そして必要なビツト長のデータ語を得るため
にその結果を截断する、という諸段階を経ること
によつて形成される。擬ランダム・データ語を形
成するために使われる方法とは関わりなく、興味
のある全てのUUT RAMアドレスにそのような
データ語を記憶するシーケンスが完了すると、テ
スト装置は、そのようなアドレスの各々に記憶さ
れたデータを読み取り、そして、それを、そのア
ドレスでの記憶用に発生したデータと比較する手
続に進む。もしもメモリから読出された信号の１
個以上のビツドが、同じメモリ記憶位置に向けた
データ信号の対応ビツトと異なるならば、どのビ
ツトが正しく復号されていないかを容易に決定す
ることができ、そして、適当に符号化されたデジ
タル信号が、復号及び英数字デイスプレイ・ユニ
ツトによる表示のためにメイン・フレーム・ユニ
ツト１０に結合される。

本発明の実施例のRAM−LONG TESTは、テ
ストされるべきUUT RAMのブロツクの各アド
レスにデータが記憶され得ることを確認するシー
ケンスと、RAMのそのブロツクに接続するデー
タ・ラインが互いに電気的に絶縁されている（即
ち、短絡していない）ことを確認するシーケンス
という、RAM−SHORT TESTの２つのシーケ
ンスを含む。付加的なテスト時間を要するという
負担の下で最大のテスト能力をひき出すために、
RAM−LONG TESTは、アドレス復号エラーを
検知するためのルーチンを含む、即ち、 (a) テスト装置は、テストされるべきRAMのブ
ロツクの特定アドレスに数値0000（16進数）を
書込むためにマイクロプロセツサ回路４２を準
備させるように、ポツド・プロセツサ状態で動
作し、 (b) 0000（16進数）を所定アドレスに書込むため
にUUTテスト状態に切換わり、 (c) アドレス信号の１ビツトをトグルして新し
い、即ちトグルされたアドレスにFFFFを書込
むため、ポツド・プロセツサ状態とUUTテス
ト状態との間で順次進行し、 (d) 原初のアドレスに記憶されたデータを読出す
ため、ポツド・プロセツサ状態とUUTテスト
状態との間で順次進行し、 (e) ポツド・プロセツサ状態に戻り、そしてトグ
ルされたビツト記憶位置に関して該アドレス信
号が完全に復号されていないことを示す任意の
２進数１を再生データが含むかどうかを決定す
る手続を進め、そして、もしも２進値の１が検
知されないならば、 (f) 次のUUTテスト期間の間に原子テスト・ア
ドレスに0000（16進数）を書込むためマイクロ
プロセツサ回路を備えさせる手続を進め、トグ
ルされたアドレス信号の異なるビツトに関して
(b)ないし(f)のスステツプを繰り返し、 (g) RAMのその特定ブロツクに対して（即ち、
RAM記憶装置にアクセスする連続アドレス信
号のグループに対して）全ての可能なアドレス
組合せが発生するまで作動を続ける。

付け加うるに、本発明の実施例で現に使用する
RAM−LONG TESTは、テストされるべきRAM
記憶位置のブロツクが「パターン・センシテイビ
テイ」を示すかどうかを調べるテスト・ルーチン
を含む。このパターン・センシテイビテイは、た
とえ、データ語が記憶装置の関連バイトに連続的
に書込まれることが可能であり、どのデータ・ラ
インも短絡しておらず、そして何らのアドレス復
号エラーも存在しないとしても、データ・パター
ンが記憶データの１以上のビツトに特定のランダ
ム・エラーを発生させるフオールト状態を示す。
本発明に係るテスト装置の実施例では、パター
ン・センシテイビテイ・テストは、 (a) 開始パターン（例えば全てゼロ）を確立する
データをRAMメモリ空間に書込むため、ポツ
ド・プロセツサ状態とUUTテスト状態との間
で作動を続け、 (b) RAMのブロツクの第１のアドレスに記憶さ
れたデータ語にアクセスし、それがその記憶場
所に先に書込まれたデータ語に対応することを
確認した後にそのRAMアドレスに異なるデー
タ語を書込み、 (c) 該記憶位置に先に記憶されたデータ語が変化
していないことを確認してそのアドレスに新し
いデータ語を書込むため、RAMアドレス信号
を進め、そして、 (d) その語がRAM段の全バイトに書込まれたと
きに、異なるデータ語を確立し、そして、全て
の可能なデータ語が各RAM記憶位置に書込ま
れてしまうまでステツプ(b)乃至(d)をくり返す ことによつて実行される。

本発明の好ましい実施例で使われるＩ／Ｏテス
トは、アクセスされるアドレス位置にデータが書
込まれ得るかどうかを決定するためテスト装置が
順次作動するという、RAM−SHRT TEST及び
RAM−LONG TESTに関して上述した初期のテ
スト・シーケンスと同様の態様で実行される。た
だし、テストされるべき特定Ｉ／Ｏレジスタに依
存して、各々の及び全てのビツト位置に２進の１
又は０を連続的に書込めるようにしてもよいし、
書込めなくてもよい。例えば、或るＩ／Ｏレジス
タは、該レジスタへデータ語を書込むという試み
に完全に応答するけれども、別のＩ／Ｏレジスタ
にデータを書込むという試みは、データ語の１ビ
ツトのみを記憶するという結果に終わることがあ
る。従つて、本発明で導入されるＩ／Ｏテストに
おいては、テスト装置はポツド・プロセツサ状態
において、テストされるべきUUT Ｉ／Ｏレジス
タにアクセスするアドレス信号を確立するため、
そして、テストされるべきＩ／Ｏの書込応答ビツ
ト位置に対応するビツト位置に全て０又は全て１
のどちらかを具備するデジタル符号化信号を確立
するため、順次動作する。テスト装置はそれから
UUTテスト状態に切り換わり、アドレス及びデ
ータ信号を印加し、そして、ポツド・プロセツサ
状態に戻る。RAM記憶位置をテストするための
手続に関して説明した方法でダミー読取動作を定
式化して実行した後、テスト装置は、テストされ
るべきUUT Ｉ／Ｏアドレスで読取動作を定式化
して実行し、そのプロセスは、書込応答性として
特定されるその特定Ｉ／Ｏレジスタの全ビツト位
置に１及び０の両方を書込み得ることを確実にす
るため繰り返される。

上記説明で例示したように、上述の機能テスト
の各々を実行するため本発明の実施例は、一組の
テスト・デイスクリプタを必要とする。各テス
ト・デイスクリプタは評価されるべき回路ブロツ
クのタイプ（RAM、ROM、Ｉ／Ｏ）、UUTメモ
リのその特定ブロツクに対する開始及び終了アド
レス、及び（もしもROMのブロツクがテストさ
れるべきであるならば）ROM信号又は（もしも
Ｉ／Ｏがテストされるべきであるならば）書込応
答ビツトを特定する。これらのテスト・デイスク
リプタは集合的に、UUTメモリ空間で形成され
ている利用を規定する。特定のUUTに適用され
得るデイスクリプタの集合をUUTメモリ・マツ
プと呼ぶことにする。マイクロプロセツサ・ベー
スのアセンブリ又はシステムに対するメモリ・マ
ツプを精密に決定するために必要とされるドキユ
メンテーシヨン及び時間は、常に思うままに用い
得るものではない、ということは、当業者により
容易に認識されるだろう。更に、広範囲に亘る異
種のマイクロプロセツサ・ベースのアセンブリを
修理しようとするフイールド・サービス作業のよ
うな分野では、テストされるべき各アセンブリ又
はシステムに対するメモリ・マツプを得ることに
含まれる時間及び努力は、高くつくだろう。次の
段階で説明するように、本発明のテスト装置は、
テスト・セツトの使用者が、採用されているマイ
クロプロセツサのタイプ以外に、テストされるべ
きユニツトについて何らの知識も持たないような
場合も含めて、事実上あらゆる状況及び条件下で
の使用に適合するように構成される。

まず、詳細なドキユメンテーシヨンの得られる
場合について説明するが、メイン・フレーム・ユ
ニツト１０はそれ自体、キーボード８８から命令
を受信するようにプログラムされ、また、英数字
デイスプレイ・ユニツト９０に情報を表示すよう
にプログラムされていることが想起されるべきで
ある。更に、第１図に関連して説明したように、
メイン・フレーム・ユニツト１０は、テスト・ル
ーチンを収容できるマス・メモリ・ユニツト８２
を含み、該テスト・ルーチンは、テープ若しくは
デイスクからマス・メモリ・ユニツト８２に読込
まれるか、又はメイン・フレーム・キーボード８
８の操作によりシステムにプログラムされる。本
発明の実施例ではメイン・フレーム・ユニツト１
０は、ROM TEST、Ｉ／Ｏ TEST、RAM−
SHORT TESTおよびRAM−LONG TESTが選
択されるときにはいつでも、テスト・デイスクリ
プタに対しテスト・セツト・オペレータに質問を
発し又は該オペレーターを促すように、及びオペ
レータがそのように選択する場合には、テスト装
置のメモリに収容されたテスト・デイスクリプタ
が選択されるように、プログラムされている。例
えば、RAM−SHORT TESTが選択されると、
本発明実施例は、テスト・セツトのオペレータが
評価しようと願うRAM段のブロツクの開始アド
レスを入力するように該オペレータを促すため、
「RAM−SHORT AT……………」というメツセ
ージを表示する。もしもオペレータが応答してキ
ーボード８８からアドレスを入力すると、メイ
ン・フレーム・ユニツト１０内のマイクロプロセ
ツサ・システムは、調査すべきRAMのブロツク
の最後のアドレスのエントリーを要求し続ける。
他方、テスト・セツトのオペレータが、テスト装
置内に収容されたテスト・デイスクリプタにおけ
るテスト・ルーチンを実行することを選択するな
らば、該オペレータは、初期アドレスを入力する
ことなしの実行をシステムに命令し、メイン・フ
レーム・ユニツト１０のマイクロプロセツサ・シ
ステムは、第１の記憶されたRAMテスト・デイ
スクリプタにアクセスし続ける。

本発明のテスト装置が、マイクロプロセツサ・
ベースのアセンブリ又はシステムに対するメモ
リ・マツプに先にアクセスすることなしに、該ア
センブリ又はシステムを機能的にテストすること
に備える態様に戻つて、使用手続は、本質におい
て基本的に発見的であり、そして、マイクロプロ
セツサ・ベースのアセンブリ及びシステムの設計
で使われる共通のプラクテイス及び慣習に関して
種々の公準及び仮定に基づいている、ということ
がまず認識されなければならない。

第１に、全てのマイクロプロセツサ・ベースの
システムは、不使用の多数のアドレスを含み、且
つ、しばしばRAM、ROM及びＩ／Ｏの別々のブ
ロツクを含む。即ち、本発明によつて使用される
テスト・ルーチン（以後、LEARNモード動作と
呼ぶ。）は、RAM、ROM及びＩ／Ｏの各個別の
ブロツクに対するテスト・デイスクリプタを用意
しなければならないだけでなく、不使用アドレス
の存在においてこれらエレメントを認識しなけれ
ばならない。本発明の好ましい実施例のLEARN
モードにおいて、不使用アドレスは不在
（nonexistent）メモリと呼ばれ、LEARNモード
のROM、RAM又はＩ／Ｏに遭遇しない連続する
アドレスのグループは、不在メモリ・ブロツクと
呼ばれる。

半分より少ないアドレス・コードが要求される
状況において当業者が認識できるように、１本以
上の有効アドレス・ラインを使用しないことが、
マイクロプロセツサの設計上の共通プラクテイス
である。この場合に、もしも不使用ラインが、
RAM、ROM又はその他の論理デバイスを選択的
に使用可能及び使用不能にする所謂「チツプ選
択」と呼ばれる異なる機能のために使用されない
ならば、不使用ラインは、アドレス信号に「ドン
ド・ケア」ビツトを構成し、そのアドレス信号に
おいてマイクロプロセツサ・ベースのアセンブリ
又はシステムの同じエレメントは、その特定ビツ
トの論理状態に拘わらずアクセスされるだろう。
この状況「エイリアシング（aliasing）」と呼
ぶ。２つのアドレスコードがRAM若しくはROM
段の１バイト又は、単一のＩ／Ｏレジスタと関連
しているので、このような呼び方が使われる。例
えば、もしも16ビツド・アドレス信号の最上位ビ
ツトが使用されないならば、ゼロと32、767の間
にあるｎに等しい10進値を具備するアドレスは、
ｎ＋32、768というアドレスによつて別名
（alias）される。

後でより詳細に説明するように、本発明の実施
例のLEARNモードで使用されるシーケンスは、
LEARNモード動作中に経験的に導出されるメモ
リ・マツプのテスト・デイスクリプタの数を最少
にするように、エイリアスされたアドレスを検知
すべく確立される。この最少化により、テスト装
置の必要な記憶容量を減少させることができ、ま
た、経験的に導出されたメモリ・マツプが同じタ
イプのマイクロプロセツサ・ベースのアセンブリ
又はシステムの機能テストに使用される場合に必
要とされるテスト時間を減少させることができ
る。つまり、本発明に係るテスト装置は、
RAM、ROM及びＩ／Ｏの多数のブロツクを含む
比較的複雑なマイクロプロセツサ・ベースのシス
テムと共に使用できるから、もしもエシリアシン
グが検知されないならば生じるであるう冗長テス
ト・デイスクリプタを除去することを期待でき
る。例えば、本発明の実施例は、100個のテス
ト・デイスクリプタのための記憶装置（即ち、メ
イン・フレーム・ユニツト１０のマス・メモリ・
ユニツト８２中に）具備し、テスト能力は、
LEARNモードで展開されたメモリ・マツプが、
エイリアスされたアドレスのほとんどを収容する
ならば、減少するだろう。本発明のテスト手続が
ROM、RAM及びＩ／Ｏの実際の及びエイリアス
されたアドレスの両方で導入される場合に生じる
増加テスト時間は、64K×８のメモリのテストに
対して２乃至８時間程度を必要とする左記に説明
したRAM−LONG TESTで具体的に明らかであ
る。

通常のマイクロプロセツサ・ベース・システム
の上述の特性、LEARNモードにおいて本発明に
より経験的に導入されるメモリ・マツプの最少化
の要求、及び合理的な時間でLEARNモードを実
行する要求に関して、本発明の実施例は、興味の
対象であるマイクロプロセツサ・ベースのアセン
ブリ又はシステムの各アドレス・コードを供給す
ると共に、各特定アドレスにデータを書込む試み
が全体的に連続的である（即ち、アドレスが書込
応答性である）かどうか、データがそのアドレス
に関連する記憶ビツト数より少ないビツトに書込
み得るか（即ち、アドレスが部分的に書込応答性
であるか）どうか、又はデータがそのアドレスの
どのビツトにも書込めない（即ち、アドレスが読
出専用である）かどうかを決定するため、ポツ
ド・プロセツサ状態とUUTテスト状態との間で
LEARNモードを実行すべく構成してある。テス
ト装置はLEARNモードを通つて動作を続けるの
で、要するに各アドレスにおける結果は、 (a) もしも各アドレスが全体的に書込応答性であ
り、且つもしも各アドレスが異なるメモリ記憶
位置にあるならば（即ち、RAMのサブブロツ
クの任意のアドレスにデータ語を書込むことが
該サブブロツクの別のアドレスに記憶されたデ
ータ語を変更しないように、アドレスが完全に
復号される。）該サブブロツクとして64個の連
続アドレスからなる一グループを分類し、 (b) もしも各アドレスが読出専用であり、及びも
しも、(i)物理的アドレス・ライン（アドレス増
分が１であるときにはドント・ケア・ビツトで
なく、且つ(ii)データがアドレスの下位部分と同
じでないならば、ROMのサブブロツクとして
64個の連続するアドレスからなる一グループを
分類し、 (c) 部分的に書込おうとせいであるか全体的に書
込応答性であるかのどちらかである各アドレス
であつて、RAMのサブブロツク内にあること
の判定条件を満たしそこなつたものをＩ／Ｏの
サブブロツクとして分類し、そして、 (d) RAM、ROM又はＩ／Ｏのサブブロツクに含
まれない全てのアドレスをNONEXISTENTと
して分類する ために、左記のアドレスの結果と比較される。

付け加うるに、本発明の実施例はまた、
LEARNモードの各RAMサブブロツク及びROM
サブブロツクが、下位６ビツトが10進値のゼロに
等しい値を示すアドレスで始まることを必要とす
る。この状態並びに、RAM及びROMのサブブロ
ツクが少なくとも64個の連続アドレスにまたがる
状態の両方は、実質的には一般的なマイクロプロ
セツサ・システムの設計プラクテイスに反映する
と共に、結果的なめまの精度にほとんど犠牲を生
じることなくLEARNモードの実行に対し必要な
時間を大幅な減少する。つまり、本発明のテスト
装置がLEARNモードで動作するときに経験的に
導出されるメモリ・マツプは、全ての可能性にお
いて、テストされるべきアセンブリ又はシステム
の実際のめまに正確に対応するわけではないが、
その導出されたメモリ・マツプは、マイクロプロ
セツサ・ベースのシステム又はアセンブリの高度
に信頼できる機能テストをもたらすに十分な程精
確であることが発見された。即ち、LEARNモー
ドは、精密なメモリ・マツプの展開及びテスト装
置（即ち、第１図のメイン・フレーム・ユニツト
１０）の適当なプログラミングを保証しない個数
のマイクロプロセツサ・ベースのアセンブリ及び
システムで機能テストが実行されることを許容
し、そしてまた、精確なメモリ・マツプ又は詳細
なテスト・プログラムが利用可能である時点より
も先に、比較的複雑なマイクロプロセツサ・ベー
スのシステムのテストを許容する。

最小サイズの経験的に導出されるメモリ・マツ
プを形成するため、本発明の実施例のLEARNモ
ードで採用したシーケンスは、エイリアシングの
ためにRAM、ROM及びＩ／Ｏの各サブブロツク
をテストし、該シーケンスは、該サブブロツクの
エイリアシングされたビツトを示すそのサブブロ
ツクに対するテスト・デイスクリプタに16進のエ
イリアシング・インジケータを加える。（例え
ば、数値3000のエイリアシング・インジケータ
は、ｎのアドレスがｎ＋４、096、ｎ＋８、192及
びｎ＋12、288のエイリアスされたアドレスを具
備するように13番目及び14番目のビツトがエイリ
アスされることを示す。）本発明の実施例におい
ては、エイリアシング・インジケータは、テスト
装置がサブブロツクとしてROM、RAM又はＩ／
Ｏを分類するや否や導出される。サブブロツクの
テスト・デイスクリプタは、アドレス空間で隣接
位置を占める、同じ性質のサブブロツクを組合わ
せるため、そして、該エイリアシング・インジケ
ータに基づき、エイリアスされたサブブロツクを
除去するため、LEARNモード・シーケンスの先
の部分の間に決定されたサブブロツク・テスト・
デイスクリプタと比較される。より具体的には、
LEARNモードで採用されたシーケンスがROMの
サブブロツクを検知すると、テスト装置は64個の
サブブロツク・アドレスの各々に記憶されたデー
タを読取るべく順序付けられ、他方、64以上有効
係数（即ち、アドレス信号の第７乃至最上位ビツ
ト）を示すシステム・アドレス・コードの各ビツ
トに供給される信号を、論理１と論理０との間に
交互に切り換える。64個のサブブロツク・アドレ
スの各々で読取られた２つのデータ語が、アドレ
ス信号の特定ビツトがトグルされる際に同一であ
れば、そのトグルされたアドレス・ビツトはエイ
リアスされ、そして、ROMの対象サブブロツク
のエイリアシング・インジケータは、それに従つ
て確立、修正される。

サブブロツクがRAMと分類されると、エイリ
アシング・インジケータは、次の諸ステツプによ
つて導出される。

(a) 特定のデータ語（例えば全てゼロ）をRAM
のそのサブブロツク内の一つの記憶位置（例え
ば、アドレス・コードの下位６ビツトがゼロで
ある記憶位置）に書込み、 (b) 64以上の有効係数（即ち、アドレス・コード
の第７乃至最上位ビツト）を示すアドレス・ビ
ツトの１つをトグルし、そして、そのトグルさ
れたアドレスにステツプ(a)で使用した信号の補
数（例えばFFFF）を書込み、 (c) オリジナルのデータ語が未だRAMのサブブ
ロツクに記憶されているかどうかを検知するこ
とによつて、トグルされたアドレス・ビツトの
エイリアシングを決定するため、オリジナルの
又はトグルされていないアドレスに記憶された
データを読取り、そして、 (d) 第７上位ビツトと最上位ビツトとの間の全ア
ドレス・ビツトに対しステツプ(a)及至(c)を繰り
返す。

Ｉ／Ｏのサブブロツクのエイリアシング・イン
ジケータを決定するために使われる手続は、対象
とするマイクロプロセツサ・ベースのアセンブリ
又はシステムによつて採用される特定タイプのマ
イクロプロセツサ回路に依存し、より具体的に
は、そのマイクロプロセツサ回路によつて採用さ
れる基本的なアドレス増分に依存する。例えば、
先に述べたMC−6800デバイスでは、基本的なア
ドレス増分は１であり、アメリカ合衆国、テキサ
ス州、ダラスのテキサス インスツルメント社に
よつて製造される、9900ようなその他のマイクロ
プロセツサ・デバイスでは、基本的なアドレス増
分は２であり、それ故、そのようなデバイスで
は、実質的に、メモリの１ワードの半分のアドレ
スを許容する。アドレス増分が１、２又はそれ以
上であるかどうかに拘わらず、Ｉ／Ｏのサブブロ
ツクとして分類される各アドレスに対するエイリ
アシング・インジケータを決定すべく本発明の実
施例で利用するLEARNモード・シーケンスは、
トグルされたアドレス・ビツトが基本的なアドレ
ス増分の２倍（例えば、２番目、３番目又はそれ
に続くアドレス・ビツト）でスタートして最上位
アドレス・ビツトに至る、という点を除いて、
RAMのサブブロツクに対するエイリアシング・
インジケータを確立する際に利用されるものとほ
とんど同一のテスト・シーケンスを含む。そのケ
ースは、RAMのサブブロツクのエイリアシン
グ・インジケータを決定する手続中にあるので、
もしもアドレス・ビツトをトグルすることが、
Ｉ／Ｏアドレスに記憶されたデータに変化をもた
らすならば、該アドレス信号のその特定ビツトは
アイリアスされ、Ｉ／Ｏの該サブブロツクに対す
るテスト・デイスクリプタがそれに応じて確立さ
れる。

LEARNモードでの動作が初期化される度毎
に、対象のアドレス領域内にある全テスト・デイ
スクリプタ及びエイリアシング・インジケータ
は、テスト装置によつて検知された第１サブブロ
ツクに対するテスト・デイスクリプタがメモリ中
に入れられる前に、テスト装置のメモリ・マツプ
から除去される。もしも、次に検知されたサブブ
ロツクがタイプ及びエイリアシングに関して同一
であるならば、そしてもしも、その下位アドレス
が、現在のLEARN動作なかにテスト装置のメモ
リに記憶されたテスト・デイスクリプタの上位ア
ドレスより大きいアドレス・ユニツトであるなら
ば、２つのサブブロツクは組み合わせられる。例
えば、特定のマイクロプロセツサ・ベースのシス
テムで検知された第１のサブブロツクに対するテ
スト・デイスクリプタが「000 003F ROM 2000
xxxx」（即ち、アドレスコード０乃至64のROM
の64バイトであり、該アドレス信号の第14番目の
上位ビツトはエイリアスされ、「xxxx」は16進の
ROM記号を示し、該ROM記号は、全メモリ・マ
ツプが定式化されてしまうまで決定されない。）
であり、そして、LEARNモード中に検知された
第２のサブブロツクに対するテスト・デイスクリ
プタが「0040 007F ROM 2000 xxxx」であるな
らば、２つのテスト・デイスクリプタは、組み合
わせられ、「0000 007F ROM 2000 xxxx」を与
える。

テスト装置は対象のマイクロプロセツサ・ベー
スのシステム又はアセンブリのアドレス空間に亘
つて順次作動するので、２つのテスト・デイスク
リプタがアドレス空間の共通セグメントを含み、
一方のテスト・デイスクリプタのエイリアスされ
たビツトが他方のテスト・デイスクリプタのエイ
リアスされたビツトのサブセツトである、という
ような状況に遭遇することがある。そのような状
況では、本発明の実施例では、そのテスト・デイ
スクリプタを少数のエイリアスされたビツトとと
もに留保すると共に、他のテスト・デイスクリプ
タによつて規定されるアドレス空間のセグメント
を除去するためより高位のエイリアシング・イン
ジケータでデイスクリプタを修正する。付け加う
るに、新しく検知されたサブブロツクのアドレス
識別子を除いて、エイリアシング・インジケータ
及びその他の全エレメントが、メモリ・マツプ中
に既に含まれるサブブロツクに対応するならば、
本発明に係るテスト装置の実施例は、メモリ・マ
ツプのの最下位アドレスでそのサブブロツクを保
留するようにプログラムされる。

LEARNモードにおけるメモリ・マツプの形成
の間にテスト・デイスクリプタを組み合わせる上
述のテストは、最少限度数のテスト・デイスクリ
プタを含む正確なメモリ・マツプを形成するとい
う目的の観点で経験的に発展してきたものであ
る。特に、上記した判定条件はしばしば、導出さ
れたメモリ・マツプから１個又はそれ以上のエイ
リアスされたメモリ・サブブロツクを取り除き損
なうけれども、チツプ選択ラインとして利用され
る１本のアドレス・ラインによつて制御されるメ
モリ・サブブロツクの比較的信頼できる検知が、
行なわれる。

LEARNモードのテスト・デイスクリプタの全
てが上述のようにして検知され、組み合わせられ
ると、テスト装置は、各ROM記憶段に順次アク
セスすると共に本発明の実施例のROM TESTに
関して説明した態様で16進ROM記号を計算する
ことによつて、ROMの各ブロツクに対するROM
記号を決定する。得られたメモリ・マツプが完全
であるならば、本発明に係るテスト装置は、
LEARNモードの間に質問されたマイクロプロセ
ツサ・ベースのシステムはアセンブリと同じ構造
を備えるユニツトについて先に説明した機能テス
トのどれか及び全部を実行するために利用でき
る。

第１図に関して説明したように、本発明の実施
例は、テスト装置がUUTテスト状態に切り換わ
り、且つ有効データ信号が利用可能である（又は
アドレス有効信号がマイクロプロセツサ４２から
供給されている）度毎に、選択回路節点で論理レ
ベルをサンプルする（又は所望の信号を注入す
る）ため該テスト装置と同期して動作するプロー
ブ制御及び測定ユニツト９２並びにプローブ・ユ
ニツト９４を含む。

第３図を参照すると、監視する回路節点が高論
理レベル、低論理レベル若しくは不当論理レベル
にあるか、又はこれら３つの状態の組合せの間で
切り換わつているかどうかを示す、本発明の実施
例で採用したプローブ構成の部分は、抵抗１６４
を介して電極１６２に接続する入力を具備するバ
ツフアー・アンプ１６０を含む。電極１６２は、
監視する回路節点と接触するためのプローブ・ユ
ニツト９４（第１図）の先端に含まれている。回
路アースとバツフアー・アンプ１６０の入力端子
との間に接続した抵抗１６５は、バツフアー・ア
ンプ１６０へ供給される信号の振幅を制御する分
圧器を構成する。第３図に示したように、バツフ
アー・アンプ１６０の出力端子は、第１の電圧比
較器１６６の入力端子と、第２の電圧比較器１６
８の入力端子とに接続する。電圧比較器１６６及
び同１６８のもう一方の入力端子は、それぞれ、
基準電圧Ｖ_H及びＶ_Lに接続する。この基準電圧
は、テストされるマイクロプロセツサ・ベースの
システムで採用される論理回路のタイプに対する
受容可能な高及び低のしきい値電圧に対応する。
この構成では、比較器１６６は、プローブ電極１
６２での信号レベルが高論理信号に対するしきい
値を越えるときには難事でも、Ｄ型ラツチ回路１
７０の入力端子及び選択ユニツト１７２の一方の
入力端子に高論理信号を供給する。同様に、比較
器１６８は、プローブ電極１６２の信号レベルが
低論理信号に対するしきい値を越えるときにはい
つでも、Ｄ型ラツチ回路１７４の入力の端子及び
選択ユニツトの第２の入力端子は高論理信号を供
給する。

ラツチ回路１７０及び同１７４は、インターフ
エース・レジスタ１７８によつて制御される第２
の選択ユニツト１７６から供給される信号によつ
てクロツクされる。インターフエース・レジスタ
１７８はメイン・フレーム・ユニツト１０の信号
バス７７（第１図）に接続し、メイン・フレー
ム・ユニツト１０のメモリ中に記憶されたテス
ト・シーケンス又は第１図のキーボード８８の操
作のどちらかによつて供給される信号を受信す
る。どちらの場合にも、インターフエース・レジ
スタ１７８が選択ユニツト１７２及び同１７６を
起動すると、第３図に示した回路構成は、先に述
べた同期モードで動作する。即ち、タイミング制
御及びプローブ同期ユニツト５４からのタイミン
グ信号が、選択ユニツト１７６を介してラツチ回
路１７０及び同１７４のクロツク入力に供給さ
れ、ラツチ回路１７０及び同１７４のＱ出力端子
に形成される信号は、選択ユニツト１７２によつ
て再トリガ可能な単安定マルチバイブレータ１７
２によつて再トリガ可能な単安定マルチバイブレ
ータ１８０及び同１８２の入力端子に供給され
る。他方、図示の回路が同期モードで動作しない
場合には、ラツチ回路１７０及び同１７４は利用
されず、選択ユニツト１７２は、再トリガ可能の
単安定マルチバイブレータ１８０及び同１８２の
入力端子に比較器１６６及び同１６８の出力端子
をそれぞれ接続する。

第３図の構成について説明を読けると、再トリ
ガ可能な単安定マルチバイブレータ１８０の入力
端子及び出力端子は、ORゲート１８４の入力端
子に接続し、単安定マルチバイブレータ１８２の
入力端子及び出力端子は同様に、ORゲート１８
６の入力端子に接続する。第３図に示したよう
に、ORゲート１８４及び同１８６の第１入力端
子に接続し、該ANDゲート１８８及び同１９０
の出力端子は、（第３図には発光ダイオードとし
て示した）インジケータ９６及び同９８に接続す
る。

この構成においては、単安定マルチバイブレー
タ１８０及び同１８２は、テストされるマイクロ
プロセツサ・ベースのシステム又はアゼンブリで
使用されるクロツク信号の周期よりも長いトリガ
期間Ｔを提供する。即ち単安定マルチバイブレー
タ１８０及び同１８２は、実質的にはパルス・ス
トレツチヤーとして機能し、従つて、単安定マル
チバイブレータ１８０は、電極１６２での信号が
高論理レベルに対する受容可能な電圧しきい値よ
りも大きいならばANDゲート１８８に論理高の
信号を供給し、単安定マルチバイブレータ１８２
は、電極１６２での電圧がテストされるシステム
の論理低信号に対するしきい値電圧より低いなら
ば、ANDゲート１９０に供給する信号を高論理
に維持する。更に、マルチバイブレータのトリガ
期間Ｔが、UUTテスト状態でのいくつかの動作
を有効にし、もつて多数の信号パルスをラツチ回
路１７０及び同１７４のクロツク端子に供給する
ために、テスト装置に必要な時間よりも十分に長
くしてあるので、両単安定マルチバイブレータ１
８０及び同１８２は、関連ANDゲートに論理高
信号を供給することが可能である。即ち、もしも
電極１６２での信号の電位が、テステ装置か
UUTテスト状態にある時間期間の１個以上に亘
つて論理高のしきい値を越え、且つ、テスト装置
がUUTテスト状態にある時間期間の１個以上に
亘つて論理低のしきい値より下にあるならば、Ｒ
ゲート１８４及び同１８６の両方は、論理高の信
号を供給するだろう。

第３図を続けて説明すると、ANDゲート１８
８及び同１９０の第２入力端子の両方は、トリガ
期間Ｔ／２を具備する単安定マルチバイブレータ
１９２のＱ出力端子に接続する。該単安定マルチ
バイブレータ１９２のＱ出力は、トリガ期間Ｔを
示す単安定マルチバイブレータ１９４をクロツク
するように接続してある。この回路を完成させる
ため、負論理NANDゲート１９６（その入力端子
は、選択ユニツト１７２を介して、比較器１６６
及び同１６８から供給される信号を受信するよう
に接続してある。）からの出力信号は、フイルタ
回路網１９８の入力に接続する。フイルタ回路網
１９８の出力端子は、ANDゲート２００の一方
の入力端子に接続し、該ANDゲートの出力端子
は、クロツク・マルチバイブレータ１９２に接続
し、その他方の入力端子は、単安定マルチバイブ
レータ１９４のＱ出力端子に接続する。この構成
において、負論理NANDゲート１９６は、電極１
６２における信号が不当論理レベルであるときに
はいつでも、フイルタ回路網１９８に論理高の信
号を供給する。フイルタ回路網１９８は、対象シ
ステムの受容可能リミツト内の信号変移がAND
ゲート２００に結合されないようにするロー・パ
ス伝達特性を示す。即ち、もしも受容可能なシス
テム変移時間を越える時間の間に不当論理レベル
が電極１６２に現われると、単安定マルチバイブ
レータ１９２はトリガされ、単安定マルチバイブ
レータ１９４をトリガする。単安定マルチバイブ
レータ１９２のＱ出力はANDゲート１８８及び
同１９０を使用不能にするから、インジケータ９
６及び同９８は、この間給電されない。ただし、
単安定マルチバイブレータ１９４の信号時間は単
安定マルチバイブレータ１９２のそれのおよそ２
倍であるから、ANDゲート１８８よおび同１９
０は、不当信号レベルが電極に現われるときには
何時でも、およびＴ／２に等しい時間の間順次使
用可能にされ、使用不能にされる。

上述の説明から、インジケータ９６及び同９８
は、監視する回路節点で生じ得る種々の状態の視
覚的な指示を与えるべく給電されることが判るだ
ろう。つまり、インジケータ９６又は同９８が連
続的に給電されると、対応論理レベルの信号電位
が電極１６２で検知される。電極１６２での信号
が、監視される各UUTテスト状態の間に高レベ
ルにあると、インジケータ９６は、定常的な指示
を出力し、もしも監視される節点での論理信号が
各UUTテスト状態の間に低であれならば、イン
ジケータ９８が給電され、もしも監視期間の間に
高論理レベルと低論理レベルの両方が検知される
ならば、両方のインジケータ９６，９８が給電さ
れる。付け加うるに、単安定マルチバイブレータ
１９２及び同１９４の上述の動作により、給電中
のインジケータ９６及び同９８は、有効論理信号
と不当論理信号の両方が検知された場合には点滅
するだろう。即ち、テスト装置がUUTテスト状
態に順序付けられている時の異なる期間の間に論
理高信号レベルと不当論理信号レベルの両方が存
在する場合には、インジケータ９６は、給電及び
遮断を交互される。同様に、インジケータ９８
は、監視節点で論理低レベルと不当信号レベルの
両方が検知される場合に、給電及び遮断を交互さ
れる。インジケータ９６及び同９８は、プローブ
が監視回路節点と接触している時の異なる期間に
３種類全ての論理状態が発生する場合には、互い
に一致して点滅する。

上述の論理レベル指示を与えることに加えて、
第３図の回路は、カウンタ回路２０２と、記号分
析に供されるタイプの通常の擬ランダム２進シー
ケンス発生器２０４とを含む。第３図に示したよ
うに擬ランダム２進シーケンス発生器２０４入力
端子とカウンタ回路２０２のクロツク端子は、電
極１６２の電位が高論理信号に対するしきい値電
圧を越えるときにはいつでも、高論理信号を受信
するように接続してある。カウンタ回路２０２は
通常の事象カウンタとして機能し、該カウンタ回
路２０２は、プローブが対象回路節点と接触して
いる間に生じる正変移の数を示すレジスタ２０８
に信号を供給する。レジスタはメイン・フレー
ム・ユニツト１０の信号バス７７に接続するか
ら、この情報は、英数字デイスプレイ・ユニツト
９０に表示することができ、また、メイン・フレ
ーム・ユニツト１０中のメモリに収容されたプロ
グラム化テスト・シーケンスで利用することもで
きる。

擬ランダム２進シーケンス発生器２０４は、タ
イミング制御及びプローブ同期ユニツト５４から
供給される信号によつてクロツクされるから、第
３図の構成は、テスト・セツトのオペレータが開
始及び停止の信号を与えることを必要とせずに、
同期した記号分析を可能にする。例えば、本発明
の好ましい実施例では、メイン・フレーム・ユニ
ツト１０内のマイクロプロセツサ・システムは、
例えばデジタルRAM信号、一連の「ウオーキン
グ・ゼロ（walking zeroes）」及び種々のトグル
ド・データ信号のような種々のステイミユラスを
発生するようにプログラムされ、構成される。即
ち、メイン・フレーム・ユニツト１０は、テス
ト・セツトのオペレータが適当な回路節点にプロ
ーブを位置決めするように指示された後、擬ラン
ダム２進シーケンス発生器２０４を自動的にリセ
ツトして所望のシステム・ステイミユラスを供給
するようにプログラムされる。そのようなシーケ
ンスの結末において、擬ランダム２進シーケンス
発生器２０４によつて形成される記号は、英数字
デイスプレイ・ユニツト９０での表示のため、又
はメイン・フレーム・ユニツト１０に記憶された
プログラムの一つの実行により更にに分析するた
め、インターフエース・レジスタ２１０で利用さ
れる。

付け加うるに、第３図の構成はまた、ORゲー
ト１８４及び同１８６によつて形成される信号を
受信し、もつて、監視論理記号を表わす信号をデ
ータ信号としてメイン・フレーム・ユニツト１０
に結合することを許容するレジスタ２１２を含
む。

第３図に示した回路において、選択回路節点に
論理信号を注入するためにテスト装置のプローブ
を利用することを許容する部分は、テスト・プロ
ーブの電極１６２を高論理状態に駆動するPNPト
ランジスタ２１４と、該テスト・プローブの電極
１６２を低論理状態に駆動するNPNトランジス
タ２１６を含む。より具体的には、第３図の構成
において、テスト・プローブの電極１６２は、保
護ダイオード２１８を介してトランジスタ２１４
のコレクタに接続し、第２のコレクタに接続す
る。トランジスタ２１４及び同２１６のエミツタ
はそれぞれ、正電圧及び負電圧に接続し、コンデ
ンサ２２２及び２２４は、回路アースとトランジ
スタ２１４，２１６のエミツクとの間に接続す
る。この構成において、トランジスタ２１４及び
同２１６は実質的にスイツチとして作用し、トラ
ンジスタ２１４の導通状態はNANDゲート２２６
によつて制御され、トランジスタ２１６の導通状
態はANDゲート２８によつて制御される。第３
図に示すように、NANDゲート２２６から供給さ
れる信号は、並列接続の抵抗２３０及びコンデン
サ２３２を介してトランジスタ２１４のベースに
結合し、ANDゲート２２８から供給される信号
は、同様の並列接続の抵抗２３４及びコンデンサ
２３６を介してトランジスタ２１６のベース接続
する。

第３図の説明を続けると、NANDゲート２２６
の一つの入力端子は、Ｊ−Ｋフリツプフロツプ２
３８のＱ出力端子に接続し、ANDゲート２２８
の一つの入力端子は、Ｊ−Ｋフリツプフロツプ２
３８のＱ出力端子に接続する。NANDゲート２２
６及びANDゲート２２８の第２の入力端子は、
インターフエース・レジスタ１７８から供給され
る信号を受信するように接続してあるので、
NANDゲート２２６及びANDゲート２２８の両
者は、インターフエース・レジスタ１７８が高論
理信号を供給するときにはいつでも使用可能にさ
れ、Ｊ−Ｋフリツプフロツプ２３８は、トランジ
スタ２１４がテスト・プローブの電極１６２を高
論理に駆動すべきか、又はトランジスタ２１６が
電極１６２を低論理に駆動すべきかについての決
定をする選択部材として作用する。また、NAND
ゲート２２６の第３入力端子及びANDゲート２
２８の第３入力端子は、選択ユニツト１７６に接
続し、該選択ユニツト１７６の状態に依存して、
タイミング制御及びプローブ同期ユニツト５４
（第１図）からの同期パルスか又は、選択ユニツ
ト１７６に接続する非同期クロツク信号源２４０
からのクロツク・パルスを受信する。即ち、ここ
に説明した回路は、プローブ電極１６２に供給さ
れる各パルスが、テスト装置がUUTテスト状態
にある時に生じるという同期モードで作動できる
し、またその代わりに、論理パルスが非同期クロ
ツク信号源２４０によつて決定されるレートで電
極１６２に結合されるという非同期モードでプロ
ーブを動作させることができる。

どちらの場合においても、第３図の構成は、論
理高パルス、論理低パルスま又は論理高パルス若
しくは論理低パルスの交互シーケンスが形成され
ることを許容する。より具体的には、第３図に示
してあるように、Ｊ−Ｋフリツプフロツプ２３８
は選択ユニツト１７６から供給される信号によつ
てクロツクされ、Ｊ−Ｋフリツプフロツプ２３８
のＪ入力及びＫ入力は、インターフエース・レジ
スタ１７８に接続する。この構成において、もし
もインターフエース・レジスタ１７８が、Ｊ−Ｋ
フリツプフロツプのＪ入力端子に論理高信号を供
給し、且つＫ入力端子に論理低信号を供給するな
らば、NANDゲート２２６が使用可能にされ、
ANDゲート２３８は使用不能にされる。その結
果、論理高パルスがテスト電極１６２に供給され
る。他方、もしもインターフエース・レジスタ１
７８が、Ｊ−ＫフリツプフロツプのＫ入力端子を
論理高レベルに維持し、且つＪ入力端子を論理低
レベルに維持するならば、ANDゲート２３８が
使用可能にされ、論理低パルスがテスト電極１６
２に供給される。もしもインターフエース・レジ
スタ１７８が、Ｊ−Ｋフリツプフロツプ２３８の
Ｊ入力端子及びＫ入力端子の両方に論理高信号を
供給するならば、該Ｊ−Ｋフリツプフロツプ２３
８は、トグルし、これによりトランジスタ２１４
及び２１６は、テスト電極に論理高信号と論理低
信号の交互的なシーケンスを供給する。

【図面の簡単な説明】

第１図は、本発明に従つて構成したテスト装置
のブロツク図であり、テストすべきマイクロプロ
セツサ・ベースのアセンブリ又はシステムに接続
した状態で示してある。第２図は第２図Ａと第２
図Ｂとからなり、第１図に示したタイプのインタ
ーフエース・ポツド１２のより詳細なブロツク図
である。第３図は、本発明の一部を構成するシン
グル・ポイント・プローブ回路の構成ブロツク図
である。 １０……メイン・フレーム・ユニツト、１２…
…インターフエース・ポツド、１４……ケーブ
ル・アセンブリ、１６……コネクタ、１８……
UUT、２０……ソケツト、２２……クロツク回
路、３２……UUTバス、３４……保護ユニツ
ト、３８……スイツチ・ユニツト、４０……駆動
性レジスタ、４２……マイクロプロセツサ回路、
４４……信号バス、４６……ポツド・バス、５４
……タイミング制御及びプローブ同期ユニツト、
５８，６０……比較回路、７６……制御ライン、
８２……マス・メモリ・ユニツト、８４……メイ
ン・フレーム・クロツク回路、８８……キーボー
ド、９０……デイスプレイ・ユニツト、９２……
プローブ制御及び測定ユニツト、９４……プロー
ブ・ユニツト、９６，９８……インジケータ、１
０２……アドレス・デコーダ、１０４……デー
タ・ラツチ、１０６……アドレス・ラツチ、１０
８……ステータス・ライン・ラツチ、１１０……
制御ライン、１１６……バツフアー・ユニツト、
１２４……UUTアドレス・ホールド回路、１２
６……アドレス・バス、１２８……アドレス・バ
ツフアー・ユニツト、１３０……ステータス・バ
ツフアー・ユニツト、１３２……レジスタ・ユニ
ツト、１３４……ドライブ・ユニツト、１４０…
…タイミング制御ユニツト、１４２……インター
バル・タイマー、１６０……バツフアー・アン
プ、１７８……インターフエース、レジスタ、２
０２……カウンタ回路、２０４……擬ランダム２
進シーケンス発生器、２４０……非同期クロツク
信号源。

Claims (1)

1. 【特許請求の範囲】 １ テストされる論理回路の回路節点と信号通信
   状態に置かれる電極を含むテスト・プローブと、 人間の認識し得る信号を供給すると共に印加第
   １制御信号に応答する第１信号インジケータと、 人間の認識し得る信号を供給すると共に印加第
   ２制御信号に応答する第２信号インジケータと、 所定周期Ｔの基本タイミング信号を発生するク
   ロツク部材と、 前記電極に供給される信号を受信すべく接続さ
   れると共に前記第１信号インジケータに前記第１
   制御信号を供給すべく接続される検知部材であつ
   て、前記電極が第１の所定大きさの信号を供給し
   た場合、前記基本タイミング信号に同期して、前
   記所定周期Ｔより長い所定時間Ｔ１の間、前記第
   １制御信号を供給して前記第１信号インジケータ
   を点灯させつづける部材を含む第１信号検知部材
   と、 前記電極に供給される信号を受信すべく接続さ
   れると共に前記第２信号インジケータに前記第２
   制御信号を供給すべく接続される検知部材であつ
   て、前記電極が第２の所定大きさの信号を供給し
   た場合、前記基本タイミング信号に同期して、前
   記所定時間Ｔ１の間、前記第２制御信号を供給し
   て前記第２信号インジケータを点灯させつづける
   部材を含む第２信号検知部材と、 前記電極に供給されるべき信号を受信すべく接
   続される検知部材であつて、前記電極が、前記第
   １の所定大きさと前記第２の所定大きさとの間の
   大きさを具備する信号を供給した場合、前記基本
   タイミング信号に同期して、前記所定周期Ｔより
   短い時間Ｔ２の間、前記第１信号検知部材及び第
   ２信号検知部材を不能にして前記第１および第２
   信号インジケータを点減させる部材を含む第３信
   号検知部材と を備えたことを特徴とする論理回路テスト装置。 ２ 特許請求の範囲第１項記載の装置において、
   印加同期信号に応答する信号同期部材を更に備
   え、前記信号同期部材は、前記印加同期信号とほ
   ぼ一致する時間で、前記電極からの信号を前記第
   １、第２及び第３検知部材に結合する部材を含む
   ことを特徴とする論理回路テスト装置。 ３ 特許請求の範囲第１項又は第２項記載の装置
   において、 印加された第１パルス制御信号に応答するパル
   ス発生器であつて、前記テスト・プローブの前記
   電極に第１所定信号レベルの信号パルスを印加す
   る部材を含む第１パルス発生器と、 印加された第２パルス制御信号に応答するパル
   ス発生器であつて、前記テスト・プローブの前記
   電極に第２所定信号レベルの信号パルスを印加す
   る部材を含む第２パルス発生器と、 印加された信号選択信号に応答する制御部材で
   あつて、前記第１及び第２パルス発生器に前記第
   １及び第２制御信号を個別に供給する部材を含
   み、前記第１及び第２パルス発生器に前記第１信
   号パルス及び第２信号パルスの交互シーケンスを
   供給する部材を含む制御部材と を更に備えたことを特徴とする論理回路テスト装
   置。