JPS5837752A - マイクロプロセツサを使つた電子アセンブリのテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、電子回路の機能テスト及び障碍修復の方法及
び装置に関する。よシ具体的には、本発明は、マイクロ
プロセッサを含む装置、システム及びアセンブリのテス
ト及び修繕での利用のために構成された電子テスト装置
に関する。

デジタル電子技術分野の当業者にはよく知られているよ
うに、マイクロプロセッサ・ベースの電子システム又は
アセンブリは、中央処理装置（ＣＰＵ）として機能する
＝イクログロセッナと呼ばれる集積回路を含み、該マイ
クロプロセッサは、システム・コンポーネントの間で並
列形式のｆジタル符号化データ語の流れを運ぶシステム
・パス構成によって、１個以上のランダム・アク七ス・
メモ９（ＲＡＭ　）及び読出専用メモ＋７　（ＲＯＭ　
）と相互接続する。更に、そのような各アセンブリは、
手動操作の今一ボードやスイッチのような広範囲の入力
出力デバイスによって、データがそのマイクロプロセッ
サ・ベースのシステムに及びそのシステムから外に結合
できるようにする１個以上の入力／出力（工１０　）回
路と、アナログ・デジタル・コンバータと、デジタル・
アナログ・コンバータと、所望のシステム・ステイミュ
ラスを表わす信号を供給し、及び／又はマイクロプロセ
ッサ・ペースの電子システムから供給される警告信号若
しくは制御　信号に応答する種々のタイプのトランスジ
ューサとを含む。当業者にとって周知の如く、マイクロ
プロセッサ・ペースのシステム又ハアセ／フリは、しば
しば、バッファ一段、デコード回路網及び種々に構成さ
れた論理ゲート回路網のようなその他のデジタル回路を
含む。

マイクロプロセッサ・ベースのシステムハ、同じ又は同
様の演算能力を示すように構成された別々の論理回路を
利用する相応回路と比べて、構造的によシ簡単であるか
ら、そしてまた、このマイクロプロセッサ・ペースのシ
ステムは、比較的低コストで製造できるから、そのよう
なシステムの利用ａ　著しく成長し、新しい−イクロプ
ロセツサ・ベースの産品が開発されるにつれて、また、
新しいマイクロプロセッサ回路及びその関連の信号処理
能力を増したメモリ・デバイスが入手可能となるＫつれ
て成長し続ける。つまシ、マイクロプロセッサ・ベース
のシステムの利用は、個別の論理回路の比較的複雑な構
成によって以前実現されていた電子システム及びアセン
ブリに対する代替に制限されるものではなく、事実上は
、ビジネスや家庭用や電子ビーム用の小コンピュータを
含む広範囲に亘る新製品を生み出す。更に、マイクロプ
ロセッサ・ペースの構成は、比較的高い信頼性を示すと
共に、比較的低いコストで製造できるので、そのような
回路及びシステムは、例えば、家庭電化品で使われる制
御及びタイマー・アセンブリ、ビンボールや種々のゲー
ム機械の電子機械装置、並びに、キャッシュ・レジスタ
・タイプライタ及びその他のビジネス機械の内部で使わ
れる電子機械装置理及び作表装置のような電子機械装置
と急速に置きかえられる。

マイクロプロセッサ・ペースのシステム又ハアセンブリ
は、製造者及びシステム・ユーザの両者において種々の
利点を備えるが、そのようなシステムは、製造プロ令ス
の間で品質を満足すべき状Ｉユ 態量維持すると共にサービスの段階ではそのシステムを
効果的に維持、修、繕するために必要なテスト及び障碍
修復に関して不利益及び欠点を示す。

つマ〕、このシステムは元来、互いにシステム拳パス構
造によって相互連結された集積回路からなるから、きわ
めてわずかのテスト・ポイントしか利用できない。更に
、システム内の比較的定常的な信号状態では、装置欠陥
ｔ＃ｔとんど検知できず、満足０行くテスト及び障碍修
復の九めには、急速に変化する一連のデジタル・コード
化データ語トしてシステム・パス上に現われるシステム
制御信号、ステータス信号、アドレス信号及びデータ信
号を検知することが必要である。システム・バスはｉ方
向性であり、データ信号は種々のシステム・コンポーネ
ントから及び該コンポーネントへ結合されるから、制御
された態様でのデバイスの刺激及びそれに対する応答の
監視を含むだけの伝統的なテスト方法では、可成り複雑
な作業となる。

上述の要因により、オペレータがマイクロプロセラす・
ペースのアセンブリ又ハシステム内の信号にアクセスし
てこれを調べることを許容する装置ハ、電子アセンブリ
及びサプア七ンプリの製造テストから完成ユニットのフ
ィールド・サービス及び修理に至る広範囲の状況に利用
可能なテスト装置に対する需ｌ！を未だ満たしていない
。例えば、マイクロプロセッサ・ペースの電子アセンブ
リ及びシステムの設計を容易にするため、マイクロプロ
セッサの製造者及びその他の者は、オペレータがマイク
ロプロセッサの論理シーケンス又はプログラムを通って
順次進む際に、例えば、ＲＯＭ記憶信号の値だけでなく
アドレス信号及び制御信号を選択的に確立することによ
って、オペレータがマイクロプロセッサと相互作用する
ことを許容するれる比較的複雑な７ステムを開発した。

更に、はとんどのマイクロプロセッサ開発システムハ、
選択アドレス信号、特定システム・コマンド信号又はシ
ステム・データ・パスの特定状態のような、任意の２つ
のシステム状態の間でシステム・パスた情報は、プログ
ラムの欠陥を見付けるために調査される。

マイクロプロセッサ開発システムハ、システム設計者が
システム・プログ２ミングを確立し、評価し及びデバッ
グすることを許容することによっテ、マイクロ１０セツ
ナーペースのシステム状態計する際に重要な補助を与え
るけれども、そのような装置は、製造の際及びフィール
ド・サービスの分野ではほとんど用をなさない。という
のは、ハードウェアに関連する欠陥及び故障は発見され
ないからである。更に、そのような装置を満足の行く種
機能させるためには、テストするマイクロプロセッサ・
ペースのシステム又ハアセ／プ゛すがプログラムされ順
序付けられている態様を深く理解していることが必要で
あり、プログラム化装置の設計及び分析についての十分
な訓練及び経験を必要とする。

・・−ドウエアに関連する欠陥及び故障の検知及び分離
を可能にするように、マイクロプロセッサ開発システム
の能力を伸ばすためＫは、そのようなシステムハ、テス
トされるシステム又ハアセンブリの〜イクロプロセツサ
回路の代わりにテスト装置が置かれるという、イン・サ
ーキット・エミュレーション技術と組み合わせられた。

このように組み合わせると、テスト装置は、動作欠陥を
検知して多くの場合に特定コンポーネント又は特定グル
ープのコンポーネントに該欠陥を分離するよ腐 うに組繊された診断ルーチン又はグログラムを実行する
ため、テストされるアセンブリと一緒に動作する。この
診断ルーチンで使われる命令及びデータハ、一般的ニ、
マイクロプロセッサ開発システムのメモリに収容され、
イン・サーキット・エミユレーション・ルーチンの間マ
イクロプロセッサ・パスに結合される。

公知技術の第３の方法は、単独で適用され及びイン・サ
ーキット・エミエレーション装ｗｔト組合わせて適用さ
れてきたものであるが、記号分析として知られている。

記号分析においては、既知の所定ビット・ストリームが
、対象のシーケンシ智ル・デジタル回路に印加され、回
路の応答は集積サレ、鋏ビット・ストリームに関連した
固有の１６道値（記号）を形成すべく処理される。テス
ト下のエニットカ適当なビット・ストリームによって刺
激されたときに得られる記号全１その特定データ・パス
及びステイミユラスに対する適当な記号と比較すること
によって、システムの不良機能が検知され、そしていく
つかの場合には、該欠陥は、特定の半導体デバイス又は
コンポーネントに分離し得る。この方法は、あまシ熟練
していない者でもこのテスト装置を操作できるように、
テスト・データの分析の複雑さを軽減する。

診断及びテスト・プログラムは、診断システムがマイク
ロプロセッサ・ベースのシスｆＡＫ完全に含まれるか又
は、イン・サーキット・エミュレーシヨンにより実行さ
れるかどうかに拘わらず、完全に満足できるものである
とは判明していない。

つまり、システムの欠陥を満足すべきレベルＫ（例えば
、比較的複雑なシステム内の特定プリント回路板に、又
はあまシ複雑でない構成においてコンポーネント・レベ
ルに）分離する診断プログ’　ムハ、ｌ、　ｉｆ　Ｌ　
ｔｆ　、−マイクロプロセッサ・ベースのシステムそれ
自体を開発するために必要な努力と比肩し得る開発努力
を必要とする。典型的には、マイクロプロセッサ・ベー
スのシステム及ヒアセンブリの製造者は、もつと複雑で
洗練されたタイプのシステムに関してそのような作業を
行なおうとし、且つ競争的に行なうことができ、そして
、そこに含まれる問題故に、これら製造者は、自身又は
その代理人によって慣習的にサービスされる、元来マイ
クロプロセッサ・ベース・システムのタイプ用の診断及
びテスト装置を開発した。更に、実効的な診断及びテス
ト・ルーチンの確立が、テストされる装置の深い知識及
び理解を必要とするだけでなく、そのようなテスト装置
は、テストされるシステム又はアセンブリのメモリ回路
の少なくとも一部を先に占有する。ただし、失われるシ
ステム・メモリの量は、上述の診断プログラムの利用、
及び、テスト装置に収容される診断ルーチアを會ｔｔイ
ン春サーキット・エミエレーシ四ン技衝の利用によって
最小にされる。しかしながら、よシ重要なことには、公
知診断テストは、テストされるユニットの少なくとも一
部が、テスト手続の実行のために完全に動作してなけれ
ばならないことを要求する。例えば、システム・パスの
１又はそれ以上のビットが不変の論理状態を示すように
する欠陥や、回路短絡のようなその他のパス欠陥及び状
態は、イン・サーキット・エミュレーシ曹ンによって又
はプログラミングとテスト下のユニットの一体部分であ
るＩ・−ドウエアとによって与えられる診断ルーテンの
実ｎｔ容易に妨げることができる。

テスト用のマイクロプロセッサφベースのアー／プリ及
びシステムに関連する上述の考察及び問題の全ては、シ
ステム・ユーザ、又はそのようなシステム及びアセンブ
リをサービスし維持しようとするその他のサービス・マ
ンにとって妥協的である。特に、このようなサービス・
マンは、市販されている種々のマイクロプロセッサ回路
の異なるタイプのものを使ったシステム又はアセンブリ
を取扱わなければならない。付は加うるに、マイクロプ
ロセッサ・ベース・システムのプログラミングに熟達し
ている者が得られ九としても、適当なテスト手続を確立
するために必要とされるドキュメンテーションハ、アセ
ンブリ書システムの製造者から入手できない。更にまた
、製造者は、ユーザによって確立され九テスト・ルーチ
ンに影響を与えるような変更及び修正であって、十分な
ドキュメンテーションが得られ、且つテストにおける適
当な変更が為されるまでテスト・プログラムをひキ離す
ようなものをマイクロプロセッサ・ベースのシステム又
はアセンブリに行なうかもしれない。異なるタイプのマ
イクロプロセッサ回路ヲ利用するアセンブリに利用でき
るようにしたテスト装置を提供する勢力が為されてきた
が、公知テスト装置は、テストされるユニットがプログ
ラムされ、順序づけられている態様についての少なくと
もいくつかの知識を必要とするようにみえる。

従って、本発１ｊ１０目的は、マイクロプロセッサ・ベ
ースのシステム及びアセンブリのテスト及び障碍修復用
の装置であって、製造検査の現場を含む種々の環境での
利用、地域的な修理センターでの利用、及びフィールド
・サービスの装置としての利用に適し九テスト装置を提
供することにある。

本発明の別の目的は、マイクロプロセッサ・ベースのシ
ステムの設計及び動作についての１及び／又は、テスト
される特定システム若しくはアセンブリで使われる順序
付は若しくはプログラミングについての実質的な訓練又
は知識なしに動作さセ得ル、マイクロプロセッサ・ベー
スのシステムのテスト及び障碍修復用の装置を提供する
ことにある。

本発明の更に別の目的は、テストされる二二ツζ内に収
容されているデータや命令を必要としない、またはこれ
らに依存しない、マイクロプロセッサ・ベースのアセン
ブリ及びシステムをテストする装置を提供することにあ
る。

本発明の更に別の目的は、−イクロプロセッサペースノ
システム又はアセンブリのテスト及び障碍修復のための
テスト装置であって、機能的に留まると共に１テストさ
れるユニットのパス構造に現われ、又は該バス構造によ
って生じる不良機能を検知する本のを提供する仁とにあ
る。

更に、本発明の目的は、マイクロプロセッサ・ベースの
システムのメモリがどのように組織され、アクセスされ
るかについて、又はテスト装れるユニット力どのように
プログラムされ、若しくは順序付けられているかＫつい
て何らの知識なしに、そのようなシステムの比較的拡張
性のある機能テスト全行ない得る、マイクロプロセッサ
・ベース・システム用のテスト装置を提供することにあ
る。

付叶加うるに、本発明の目的は、任意のタイプの市販の
マイクロプロセッサ回路を使ったテスト・システム及び
アセンブリ用に適合させ得ると共に、前述の目的を達成
し得るテスト装置を提供することにある。

〔発明の要約〕

これら及びその他の目的は、それ自体、テスト下１７）
−ニット（以後Ｕ［ＪＴと呼ぶ。）のマイクログローに
ツｆの代わりに接続されるマイクロプロセッサ・ベース
のシステムであるテスト装置によって、本発明に従い達
成される。しかしながら、該テスト装置のマイクロプロ
セッサ回路ｔｄ、　、ＵＵＴ　ｃｒ）　マイクロプロセ
ッサと単に置きかわるだけでなく、ＵＵＴの通常動作モ
ードの実行を許容し、又は、本発明の実施例は選択的な
動作モードを提供するけれども、特別の診断テスト・プ
ログラムの実行を許容する。特に、本発明に従えば、テ
スト装置の一イクログロセッサは、実際上、ＵＵＴと相
互連結されてい表いｆａｌの動作状態と、該マイクロプ
ロセッサがＵＵＴと相互接続して＃　ＵＵＴの動作を制
御する第２の動作状態との間で順次切シ換わる。よシ具
体的には、諏ｌの動作状態において、該マイクロプロセ
ッサは、 （ａ）　該マイクロプロセッサがＵＴＪＴと結合する次
の時間のためのステイミュラスを定式化するか、又は （ｂ）　先に印加されたテスト・ステイミュラスへのＵ
ＵＴのデジタル・コード化応答を分析する ことのどちらかをテスト装置に行なわせるメモリ回路そ
の他の回路コンポーネントと共働して動作する。マイク
ロプロセッサがＵＵＴと相互接続する第２の動作状態に
おいては、テスト装［Ｋよって導出され、確立された該
ステイミュラスは、ＵＵＴに印加され、ＵＵＴの応答信
号は、テスト装置による後続の分析のためにラッチ回路
に記憶される。

本発明に係るテスト装置はＵＵＴクロック信号を利用す
るから、上述の状態間の切換及びその他のテスト動作は
、ＵＵＴの動作と同期させることかで龜、ＵＵＴ内で生
じるテスト活動の部分は、ＵＵＴの通常動作の間に経験
されるのと同じ速さで生じる。

種々のタイプのマイクロプロセッサ回路との利用を容易
にする丸め、本発明は、特定タイプのマイクロプロセッ
サを使ったシステム又はアセンブリをテストするために
特別に構成した、マイクロプロセッサ回路並びにその関
連のメモリ装置、インターフェース回路及びその他の論
理回路が、テスト装置の一部分内（これをインターフェ
ース・ボッドと呼ぶ。）に置かれるように構成される。

この構成ＫＩＩして、インターフェース・ボッドは交換
可能であり、特定タイプのマイクロプロセッサを使うシ
ステム又はアセンブリは、実施例の詳細な説明のところ
で述べ今キーボード、英数字ディスプレイ・ユニット及
び種々の関連回路を含むメイン・フレーム・ユニットに
、適当に構成したインターフェース・ボッドを接続する
ことＫよってテストされる。皺インターフェース・ボッ
ドは、ＵＵＴのマイクロプロセッサ・ソケットと整合ス
るコネクタを含むインターフェース・ボッド・ケーブル
・アセンブリを介してＯＵＴに接続される。Ｕ［Ｔマイ
ク−プロセッサがプリント回路板に半田付けされている
か又紘、マイクロプロセッサの取外シを妨げるようにそ
の他の方法で組み込まれている場合には、テスト・ソケ
ットは、一時的又は永久的にＨＵＴ上に装着することが
でき、そして、ＵＵＴマイクロプロセッサ回路は、多数
の公知方法により使用不能にされる。

テスト装置のインターフェース・ボッ）”　ｔ−ＵＵ’
ｒに接続する丸めに用いる方法に拘わらず、後述の本発
明実施例は、ＵＵＴ相互接続バス、ＵＵＴ　ＲＡＭ囲路
、ＨＵＴ　ＲＯＭ回路及びＵＵＴ工１０回路を機能的に
テストする幾つかの異なるシーケンスを選択的に実行す
るように構成される。付は加うるに、本発明の好ましい
実施例のインターフェース・ボンドは、テスト装置が［
ＨＪＴに相互接続されて給電されているときに、　　Ｏ
ＵＴマイクロプロセッサの電源電圧のゴー（ｇｏ　）　
／ノーゴー（ｎｏｇｏ）の評価を実行する電圧感知回路
を含む。っまシ、ＵＵＴによって（従ってテスト装置の
インターフェース・ボッド内で）使われるマイクロプロ
セッサのタイグＫＪ当な電源電圧が存在しなけれに、テ
スト装置のメイン・フレーム・ユニットに含まれる英数
字ディスプレイ・ユニットによって、電源失敗の警告信
号が表示される。マイクロプロセッサの適当な電ａ電圧
の確認の際に、テスト・セットのオペレータは、上述の
機能テストのどれが一つを始動するか、又は、テスト装
置がリストされた機能テストの全てを通して順次作動す
る「オート・テスト」の七〜ドでのテスト・セット動作
を始動できる。

テスト装置はＵＵＴクロック信号を利用するから、要求
されたテスト・シーケンスの始動ｄ、ＵＵＴクロック回
路が動作していることの確ｇを与える。

テスト・セットのオペレータがオート・テスト・モード
を選択するか又は、未知の作動状態の［［ｒＴ　Ｏｆ　
ｘトニ最も適したテスト・シーケンスに従うならば、Ｕ
ＵＹパス構造の状態を決定するためのテスト−シーケン
スｉｊ、ＯＵＴマイクログｇＸツサの電源及びクロック
の適正な動作が確認された後に導入される。このパス・
テスト・シーケンスの間、テスト装置は、インターフェ
ース・ボッド・グロセッナ回路をテスト装置の残部の部
分と又はＯＵＴと選択的に相互接続する前述の状態の間
で順次交互する。このように動作すると、本発明に従っ
て構成したテスト装置は、マイクロプロセッサ回路が実
際上ＵＵＴバスとの交信状態下に切り換わっているとき
にＵＵＴパスに指向するデジタル・コード化テスト・ス
テイミュラス又は信号を発生する。この発生テスト信号
の各々に応答してパスが達する状態を示すデジタル・コ
ード化信号は、インターフェース・ボッド・マイクロ１
０セ・ツすがＵＵＴに結合する時間の間に一セットのラ
ッチ回路に記憶される。マイクロプロセッサ回路力、テ
スト装置の残部と相互作用する状態にスイッチ・パック
しているときには、該ラッチ回路に収容されたデータ＃
は、分析のため、又はテスト装置のＲＯＭに記憶された
参照信号との比較のため、マイクロプロセッサに供給さ
れる。エラー又は不良機能が検知されなければ、シーケ
ンスが続行され、マイクロプロセッサ回路社、テスト・
シーケンスの次のアドレス及びデータ信号を取り出すと
共に、ＨＵＴにテスト・ステイミュラスを結合すべく切
１１１わる。各潜在的なＵＵＴアドレスを供給するテス
ト・シーケンスを採用することによって、及びアクセス
した各アドレスで特別のテスト信号を使うことニヨって
、本発明のパス・シーケンスは、論理高レベル又は論理
低レベルに駆動され得ないＯＵＴ制御ライン、アドレス
・ライン及びデータ・ライン（即ち、例えばＵＵＴ集積
集積回路一つでの失敗によって、又は半田付は作業の残
余のような導電性異物の存在で生じる不注意な信号パス
によって、論理高又は論理低にスタックされる制御ライ
ン、アドレス・ライン及びデータ・ライン）を検知して
特別に同定する。更に、後でよシ詳細に説明するように
、本発明のパス・テスト・シーケンスは、２本若しくは
それ以上のＵＵＴデータ・ラインの短絡、及び／又紘２
本若しくはそれ以上のアドレス・ラインの短絡を検知し
て特別に同定する。一旦、テストサレるユニットが電源
テスト・シーケンス、クロック信号テスト・ジータンス
及ヒバス・テスト・シーケンスを通過すると、テスト装
置は、オート・テスト・モードで動作している場合には
、ＴＴＵＴクロックが機能する限り、ＯＵＴ　ＲＯＭ回
路の機能テストを自動的に始動する。もしもテスト装置
がオート・テスト・モードになければ、オペレータは、
ＵＵＴ　ＲＯＭ回路、ＵＵＴ　ＲＡＭ回路又はＵＵＴ　
Ｉ浄回路をテストするシーケンスを手動で始動する。

基本的には、ＲＯＭテスト・シーケンス、ＲＡＭテスト
・シーケンス及び１浄テスト・シーケンスは上述のパス
・テスト・シーケンスと同様の方法で導入され、インタ
ーフェース・ボッド・マイク０プロセッサ回路は、実際
上、該マイクロプロセッサ回路が交互に、テスト装置の
残部の回路と共に動作するか、又は所望のステイミュラ
スを供給してそのＵＵＴ応答を得るためにＵＵＴバスに
接続するという、第１の動作状態及び第２の動作状態の
間で順次切り換わる。つまり、ＲＯＭテスト・シーケン
スの間、テスト装置は、ＵＵＴ　ＲＯＭ回路から供給さ
れる記憶の各バイトにアクセスし、記憶データを読取る
。該シーケンスの各ステップについて、ＵＵＴからテス
ト装置に戻された記憶信号は、υＵＴＲＯＭ回路の各特
定ブロック又はユニットに記憶された情報を個々に表わ
す１６進値、即ち記号をもたらすように、処理され、累
積される。本発明の実施例に関して説明するように、こ
の方法で得られる１６進信号ハ、シーケンシャル番デー
タ・システムの記号分析の関に得られる信号に類似して
おり、これＫより本発明のテスト装置は、テスト・シー
ケンスの間に得られ九１６進記号を、ＲＯＭの完全に動
作するブロックを具備するＵＵＴとで得られる１６道記
号と比較することによって、ＵＵＴ　ＲＯＭの各ブロッ
ク又はグループ内での問題及び不良機能を検知し、同定
することができる。

。本発明の実施例は、（ＩＬ）２道値の１及びＯがＲＡ
Ｍ段の各データ・ビットに書き込まれ得ることを確認し
、（ｂ）　ＲＡＭユニットのどのデータ・ライン［絡し
ていないことを調査し、そして（ｃ）　ＲＡＭアドレス
の各ブロック又はグループ内での復号エラーを検知する
ため、テスト装置がＲＡＭに関連する各アドレスを供給
する、という第１のＲＡＭテスト・シーケンスを実行す
るように構成される。このシーケンスのどれかのステッ
プで工２−が検知されると、テスト装置は、工２−状態
及びそれに関連するＲＡＭ記憶場所を報告するデジタル
信号を発生する。付は加うるに、本発明の実施例は、１
及び０が各ＲＡＭ記憶場所に書き込まれ得るかどうかを
調べる上述のＲＡＭテストと、データ・フィンが短絡し
ていないことを調べるテストと、更に、復号エフ−の広
範囲に亘る検査及び比較的詳細なパターン・−にノシテ
イビテイ・テスト（これらにおいては、テスト装置は多
種多様のデータ飴を発生し、これらデータｔＭＯ各々が
残りの記憶場所に記憶されたデータを変えることなしに
ＯＵＴ　ＲＡＭ記憶場所に書き込まれ得ることを調べる
。）とを含む第２のＲＡＭテスト・シーケンスヲ備よる
。

本発明で使われるＶＯテスト・シーケンスは、各ＲＡＭ
メモリ・アドレスに関連する全てのデータ・ビットに２
進値１１Ｅ）１及び０を書き込むことができるかどうか
を調べる上述のＲＡＭテスト・シーケンスの部分に類似
する。典型的にはいレジスタ（Ｄ成るビット位置のみが
、そのアドレスに関連ｆるデータ・ラインを論理高状態
又は論理低状態に付勢しようとするテスト・ステイミュ
ラスに応答する。本発明によれば、マイクロプロセッサ
回路が書込み可能の各Ｘ１０ビツト記憶位置にアクセス
し、２進値０及びｌ’を書込むステイミュラスによりの
レジスタが適当な信号を記憶するかどうかを諌マイクロ
グロセツ４ｒ＠路が確かめるために、テスト装置は、上
述の２つの動作状態の間で順次切シ換わる。もしもＩ１
０テスト・ジ−タンスの任意の特定ステップで失敗が起
こると、テスト装置のメイン・フレーム・ユニットに信
号が送られ、失敗並びに失敗したＸ１０アドレス及びビ
ット・す／パーの指示が形成される。

ＵＵ’ｒ　ｔ）　ＲＯＭ回路、ＲＡＭ回路及び１沖回路
をテストする上述のシーケンスは、適当なアドレス信号
と、ＲＯＭテストに関しては、適当な機能ユニットに関
連する参照値又は記号とに関する知識を必要とする。本
発明によれば、この必要なテスト情報は、３つの択一的
方法によシ供給され得る。まず第１Ｋ、本発明の実施例
は、テスト・オペレータがメイン・フレーム・午−ボー
ドを介して必要な情報及びＲＯＭ記号を供給できるよう
にプログラムされる。その代わシに、そのような情報は
、所望のテスト・シーケンスの始動に先立って、テープ
又はディスクのような通常のデータ記憶媒体からランダ
ム・アクセス・メモリにロードできる。種々の技術を利
用できるけれども、テスト・オペレータがＲＯＭテスト
・シーケンス、ＲＡＭテスト自シーケンス又は１浄テス
ト・シーケンスを選択したときＫはいつでも、テスト・
セットの英数字インジケータが、適当なアドレス及びＲ
ＯＭ記号を要求するメツセージを表示するように、本発
明の実施例を構成するのが有利であることが判明した。

この構成において、オペレータは、所望の情報を入力す
ることＫよって、又は、初期のＲＯＭ　、、ＲＡＭ　着
しくは工１０のアドレス、及びテスト装置のメモリ内に
現に記憶されている関連データにシステムを履行させな
いようＫする中−を単に押すことによって、そのような
要求に応答することができる。

上述のテスト・シーケンスに対し必要とされるアドレス
及びＲＯＭ記号を供給する第３の方法は、ＵＵＴメモリ
空関が組織されている態様の知識、又を必要としない。

特に、本発明は、テストすべきｐ　イ１（Ｄ適当に機能
するマイクロプロセッサ・ベースのシステム又はアセン
ブリにテスト装置が自動的に質問を発し、且つテスト装
置が必要なアドレス及びＲＯＭ記号の情報を決定する、
というＬＩＡＲ）Ｉモードでの動作用に構成される。Ｌ
ＥＡＲＮモードｈ作で採用されるシーケンスでｌｄ、？
、＋Ｂ［置ハ、インターフェース・ボッドゆマイｌ　ａ
　７’　。

七ツナ回路をテスト装置の残部と相互連結する、又は必
要なアドレス及びＲＯＭ記号の情報を得るために使用さ
れているシステム若しくはアセンブリと相互連結すると
いうように、交互に状態を切シ換える。このテスト・シ
ーケンスの間、テスト装置は全ての潜在的なアドレス信
号を発生し、を喪該テスト装置は、これらのアドレスの
各々において情報を書込み、次に該書込情報を呼び出す
試みが、全体的に又は部分的に成功又は不成功であるか
どうかを調査する。もしも、テストされるユニットが、
所定バイト数（好ましい実施例では、６である。）を含
むアドレス領域を越えて信号を書込むように応答するな
らば、テストされるユニットのメモリ空間のその特定部
分は、ランダム・アクセス・メモリと同定される。もし
も、テスト装置が所定バイト数より少ないアドレス範囲
に賃尾よ〈書込をできる仁とが判明すれば、又は、もし
も、特定アドレスのビット記憶位置の部分にのみ書込め
るならば、関連アドレスは、仮に、入力／出力ボート（
Ｉｌｏ　）と同定される。他方、アドレス領域の各アド
レスでのデータが、咳アドレスに書込まれたデータには
依存せず、且つ、そのデータが、アドレス領域の全体に
亘シ一定に維持されていないか又は、成る規則的なパタ
ーンを示すなラバ、ソのグループのアドレスは、仮にＲ
ＯＭと一定され、テスト装置は自動的に、検知され九Ｒ
ＯＭの各ブロック（即ち、ＲＯＭと分類された連続アド
レスの各グループ）に対する上述のＲＯＭ記号を針イ 奥する。

当業者に祉周知の如く、−イクロプロセツナ・ベースの
システム又はアセンブリのアドレス空間は、通常は、Ｒ
ＡＭ、　ＲＯＭ及び工１０レジスタによって完全に占有
されてはい雇い。っｏ１有効なアドレス・コードの半分
以下が必要とされるときには、有・効なアドレス・ライ
ンの全てを使用しないのが常識的なグラクチイスである
。ある状況では、未使用アドレス・ラインは、マイクロ
プロセッサ・ベースのアセンブリ又はシステム内の種々
の集積回路を使用可能及び使用不能にする選択ラインと
して、「チップ選択」のような別の機能を果たすために
利用される。もしもそのような未使用アドレス・ツイン
が、テッグ使用可能のような機能の丸めに使用されない
ならば、システム・アドレス・コードの対応ビットは、
そのアドレス・ラインに印加される論理レベルとは関ゎ
夛なく同じ回路素子にアクセスできる、という「ピント
・ケア・ビット」であろう。これは、１浄レジスタ又は
・ＲＡＭ若しくはＲＯＭの記憶位置にアクセスする各ア
ドレスが、同じ回路素子にアクセスする１個以上の「エ
イリアスされ良アドレス」を具備することを意味する。

ＩＪＡＲＮモード中に形成されるメモリ・マツプを最小
にし、もって、該メモリ・マツプの収容Ｋｌ！するメモ
リ量を最少にし、そしてまた、該メモリ・マツプが前述
のテストの一つの実行の際に利用される場合には、同じ
ＵＵＴコンポーネントの冗長で時間の食うテストを除去
するため、本発明の好ましい実施例のＬＥＡＲＮモード
で使うシーケンスは、アドレスの各グループがＲＡＭ　
、　ＲＯＭ又は１沖ト分類されたときにエイリアシング
・インジケータを発生する。つまり、各サブブロックが
分類されるト、ソノスタート・アドレス及びエイリアシ
ング・インジケータは、ＬＷｋＲＮシーケンスの先の部
分で導出され九同じタイプの別のサブブロックの終端ア
ドレス及びエイリアシング・インジケータと比較される
。もしも、新しく導出されたサブブーツクの最下位アド
レスが、ＵＵＴマイクロプロ（ツサのアドレス増分によ
る同一サブブロックの最上位アドレスを越えるならば、
２つのすツブロツクは、単一でより大きなサブブロック
を形成すべく組み合わせられる。もしも、新しいサブブ
ロックのエイリアシング・インジケータと同じタイプの
サブブロックのそれとの比較が、メモリ・マツダが既に
１新しく導出されたサブブロックにアクセスする友めの
アドレス・コードを含むことを示すならば、その新しく
導出されたサブプロツーりは、メモリ・マツプに追加さ
れない。更に、もしも、新しいサブブロックが、メモリ
のコンポーネントに対し、現存ディスクリゲタよシもよ
いディスクリブタであるならば、そこに含まれるアドレ
ス・在 コードは、現在ディスクリブタから削除される。

これは、そのディスクリブタの制限を調節すること、そ
のディスクリブタを除去すること、又は、間合せ中のア
ドレス領域を含まない２つのディスクリゲタでそれを置
きかえることを含む。即ち、ＬＦ！ムＲＭ　４ｃｍドが
完了すると、導出されたメモリ・マツプは、多数のエイ
リアスされたサブブロックを含まず、最小サイズである
。

上述の機能テスト及びＬＥＡＲＮモードを与えるととに
加えて、本発明の好ましい実施例は、テスト・セットの
オペレータがコンポーネント・レベルに欠陥を隔離し得
るようにするテスト及び障碍修復のルーチンを容易にす
るように構成される。本発明によって実行される障碍修
復ルーチン及びテストは、基本的には、事象計数や記号
分析のような周知のテスト手続を実行するため、通常の
テスト・ステイミュラス（即ち、ウオーキング信号、Ｒ
ＡＭ信号、又は、選択的にトグルされたデータ・ビット
を含む信号等）を発生するために、マイクログロ七ツサ
・ペースのメイン・フレーム・ユニットを利用すること
を含むけれども、本発明が動作する上述の態様により、
本発明に係るテスト装置では、Ｕ［Ｔの選択された回路
節点と接触状態に置かれるグローブを設け、これＫより
、クステム・ステイミュラスを注入したＣ１ＵＵτの動
作と同期してシステム出力信号を検知したシする。よシ
具体的には、ＵＵＴデータ信号の同期検知に関して、本
発明におけるグローブ構成は、監視節点での信号レベル
が論理高レベルか又は論理低レベルにあるのかを検知す
る回路を含む。ＯＵＴの動作にその回路の動作を同期さ
せるため、インターフェース・ボッドに含まれる同期回
路は、インターフェース・ボッドの電イクロプロセッサ
回路がＯＵＴと信号交信下にある状態にテスト装置が切
夛換わる度毎に、信号パルスを供給する。この同期信号
は、プローブ回路内の２ツブ回路を起動し、もって、特
定Ｕｎｎジクロツク期間間に監視節点に現われる信号ヲ
サンプリングする。そのラッチ回路の出力は、２つのイ
ンジケータを駆動する一対のパルス・ストレッチャと、
不当論理レベル検知回路とに供給される。この構成にお
いて、監視回路節点の信号がプローブ回路の２ツブ回路
によってサンプリングされた時に対応論理レベルが存在
しなければ、パルス・ストレッチャ回路は、関連インジ
ケータを所定期間給電状態にする。所定期間内にその論
理レベルが再び生じるならば、各パルス・ストレッチャ
回路は関連インジケータを給電状態に維持するので、一
つ又は両方のインジケータは、対応論理レベル（又はそ
の両方）が繰シ返し監視節点に現われる限ヤ連続的に給
電されるだろう。監視節点での信号が、最大許容変移時
間（開示実施例でおよそ１００ナノ秒）よシ長い時間の
間不当論理レベルにあるときにはいつでも、不当パルス
論理レベル検知回路は、規定時間だけ両インジケータを
使用不能にする。即ち、１個又は両方のインジケータは
、監視節点の信号が有効論理レベルと不点の高論理レベ
ル状態、低論理レベル状態及び不当論理状態の全ての組
合せを指示することができる。

ＵＵＴの選択節点にテスＦ信号を注入するというグロー
ブの利用法に関して、本発明におけるプローブ構成は、
高論理レベル及び低論理レベルの信号を供給する一対の
パルス駆動回路を含む。これらのパルス駆動回路は、Ｊ
−に７リツプ７ａツ１及び所定テスト形式に従ってプロ
グラムされ九出力レジスタによって、又は、メイン・フ
レーム−キーボードを介してオペレータによって制御さ
れる。

どちらの場合にも、グローブが選択ＵＵＴ節点に論理パ
ルスを供給すべく動作するときには、インク−フェース
・ボッドからの同期信号は、：Ｊ−にフリップフロップ
及び、高論理信号パルス、低論理信号パルス、又は高及
び低論理信号パルスの交互シーケンスのどれを供給すべ
きかを決定する関連レジスタと共に、該駆動回路をトリ
ガーする。

本発明のその他の目的及び利点は、図面を参照してする
以下の説明から明らかとなろう。

〔詳細な説明〕

第１図において、本発明に従って構成したテス）装置ｔ
ｉ、インターフェース・ボッド１２に電気的に接続され
た又はこれを含むメイン・フレーム・ユニット１０　ｔ
　含ｔｒ、インターフェース拳ボッド１２は、離隔した
端部にコネクター６を具備するケーブル・アセンブリー
４を備えている。第１図に示したように、コネクタは、
ＴＴＩＴ丁マイクｐグロ七ツナ回路（第１図には図示せ
ず、）を通常内部Ｋｌえるソケッ）２［）Ｋ挿入するこ
とによって、テスト下のユニット（以後Ｕ［ＴＴという
。）１８に本発明に係るテスト装置を接続する。　ｔＴ
ｔＴＴマイクロプロセツナを取外し不可能にしである場
合Ｋ１−１、σｔＴＴには一時的又は永久的なテスト・
ソケットを設けることができ、この設備は、本発明に係
るテスト装置でｒｎｙｒ　ヲテストするときにσσＴマ
イクロプロ七ツナ回路を使用不能にするように作ること
ができる。

次の段階でより詳細に説明するように、図示装置は、Ｕ
［７Ｔ１８に収容され九種々のマイクロブ四セッサ・シ
ステムのコンポーネントを機能的にテストする丸めに、
そして、特定の００丁コンポーネントへの漏電等を絶つ
ことがしばしば必要とされる種々の詳細な障碍検査ルー
チンを実行するために構成される。以下の説明を読めば
理解できるように、式 、本発明に従って構成したテスト装置は、その自体マイ
クルプロセッサをペースにしたシステムであり、インタ
ーフェース・ボッド１２は、テストされるべき回路（例
えばｔＴＵ〒１８）に使用される特定タイプの！イクロ
プ四セッサとの同時使用のために本テスト装置を適合さ
せる回路を含み、メイン・フレーム・ア七ンプリ又ハメ
インΦフレーム・ユニッ）１０Ｆｉ、本テスト装置の他
の部分を構成してインターフェース・ボッド１２の作動
を制御・命令スルマイクロプクセッサ・ペースの回路を
含む。

例えば、本発明の好ましい一実施例では、メイン・フレ
ーム拳ユニット１（１゜ （ａ）３２ビツトまでのアドレス及びデータ信号、（ｂ
）８本の制御ツイン（例えば、！イクロプロセツナが割
込要求を受信したことを示す割込承認信号や、システム
・パスが有効なアドーレス情報を運んでいることを示す
レディ又はメモリ・アドレス有効信号や、入力信号又は
コマンドに対するマイクロプロセッサの応答を示すべく
マイクロプロセッサ回路から出力される種々のその他の
信号のような信号を運ぶ導電体。）及び （ｃｌ　Ｒ大１６　本のステータス・ライン（例ｊｔｆ
、システム・バスの割込又は一時転送の制御を外部バス
制御装置に初期化するように、マイクロプロセッサ回路
に信号を運ぶ導電体。） を使用するマイクロプロセッサ・ベースのシステムのテ
スト用に適したように構成される。現在入手可能なマイ
クロプロセッサ回路は少数のアドレス・ビット、データ
・ビット、制御ビット及ヒステータス・ビットを使うけ
れども、そのようにメイン・フレーム・ユニット１０を
構成することＫより、本発明に係るテスト装置祉、イン
ターフェース・ボッド１２を適当に構成することによっ
て現在製造され、また製造を予定されているどんなマイ
ク四プ胃セッサ回路を使った電子装置にもそのテストの
ために利用することができる。

第１図に示したＩＴＵＴ　１８は、本発明に係るテスト
装置によって有効にテスト可能な広範囲に亘るマイクロ
プロセッサ中ベースのシステムを示す。この点で、第１
図に示したように、そのようなＶイクロプロセッナ・ベ
ースのシステムｉｊ、［ＴＵＴマイクロプロセッサ回路
に１個以上のクロック信号及び１個以上のｍｐ電圧を畳
通に接続すべく、ソケットにと相互接続され九クロック
回路ｎ及び電源Ｕを含む０本発明に従って、ＵＵ’ｒ１
ｇのクロック回路ｎからのクロック信号は、コネクタ１
６及びケーブル・アセンブリ１４を介してインターフェ
ース・ボンドに接続し、後述するように、ＵＵ’Ｌ’　
１８と同様にテスト装置のタイミング及び制御のために
使用される。同様に、ＵＵＴ詔の電源冴からの電圧はイ
ンターフェース・ボッドに接続され、本発明に係るテス
ト装置で実行される各テスト・ジ−タンスに亘って連続
的に監視される。第１図に示したように、本発Ｉｊ１に
係るテスト装置でテストされる典型的なマイクロプロセ
ッサ回路（例えばＵＵＴ　１８　）は、ＵＵＴバス支を
介して互いＫ（そして通常はＵＵＴ　ｆｆイクロプロセ
ッサ回路とも）相互接続される少なくとも一つのランダ
ム・アクセス・メモリ（ＲＡ　Ｍ　）　２６、少なくと
も一つの読出専用メモリ（ＲＯＭ）２８％及び少なくと
も一つの入出力回路（工１０ユニット）３０を含む、当
業者にとっては容易に理解できるように、図示し九Ｕσ
Ｔバス℃は、複数のアドレス・ライン並びにり数の上述
のデータ及びステータス・ラインを含み、これらのライ
／Ｈ％　ＵＵ〒マイクロプロセッサ回路とＵＩＩＴ　１
８のＲＡＭ　２６　、ＲＯＭ　２８及びＩ４ユニット（
資）との間の信号授受を扱い、これＫよりＵＵＴ　１８
は、ＵＵＴ１８のＲＯＭ列に収容され、及び／又は工１
０ユニット（資）を介してＵＵＴ　１８に供給される命
令に従って一連の演算を実行する。先に述べたように、
本発明によってマイクロプロセッサ・ベースのシステム
をテストする場合、テスト装置をＵＵＴ−ｆイクロプロ
セッサ回路の代わ夛に接続する。即ち゛、テスト装置を
Ｕσテバス諺と、ＵＵＴクロック信号及び電源電圧を送
る導電体とに直結する。このように組上げると、本発明
に係るテスト装置は、　１７Ｕτ１８によって通常実行
される動作シーケンスに依存しない、又はその動作シー
ケンスを必要的に取シ込んだテスト・シーケンスを実行
する。以下の説明を読めば完全に理解できるように、こ
れにより本発明は、ＵＵＴ１８内のどのメモリ空間をも
使用せずに、そして、ＵＵＴ１８の構造及びプログツさ
ングに関する詳細なドキユメンテーシヨンを有すること
なしに、　ＯＵＴバス！及びそれに接続する各コンポー
ネント（例えばＲＡＭ２６．　ＲＯＭ２８及びエバユニ
ット３０）の機能的一体性を確認することがてきる。後
で詳述するように、本発明の現に示した好ましい実施例
は、テスト装置がＨＵＴ　１８のマイクロプロセッサ回
路と機能的に置き換わル、これにより　ＵＩＴ’！’　
１８がその通常の動作シーケンスを実行することを許容
し、且つテストを行なう作業者がＵＵＴ　１８の動作プ
レグ２ム中に含まれる障碍検知のシーケンス及びルーチ
ンの実行を許容する、という動作モードを提示する。

インターフェース・ボッド１２の構成について説明する
と、ＯＵＴバス支上に現われるアドレス信号。

制御信号及びステータス信号は、保睦ユニツ）３４に接
続する。該保護ユニット３４は、テストを行なう作業者
がテスト装置を［ＴｔＴＴ　１８に間違って接続した場
合、又は、テストすべきユニット内の不良械能により破
壊的な信号がインターフェース・ボッド１２に供給され
る場合等に、テスト装置の回路を保護するために必要な
限度で成る程度電圧及び電流を制限する。更に、保護ユ
ニッ）３４内の回路は、インターフェース・ボッド１２
を介してｔＪＵＴ　１８に供給しそしてＵ［ＴＴ　１８
から受ける全信号（例えばアドレス信号、データ信号及
びステータス信号）に関して、適切に機能するマイクロ
プロセッサ回路の電源インピーダンス及び負荷インピー
ダンスをシミュレートするのが好ましい。第１図の二重
の矢印３６及び同３７によって象徴的に示しであるよう
に。

ｔＴ［Ｉ７１８から供給され、又はＵＵＴ　１８に向か
う各データ信号、アドレス信号及びステータス信号は、
保護ユニツ）３４内の適当な回路を通ってスイッチ・ユ
ニットμｓ及び駆動性レジスタ切に供給される。

ＵＵＴ　１８で通常使用される本のと同一メインのマイ
クロプロセッサ回路４２のデータ・ライン、アドレス・
ライン、制御ライン及びステータス・ラインは、信号パ
ス祠を介してスイッチ・ユニットあの第２０人カポート
に相互接続する。更に、スイッチ・エニツ）３Ｂの出力
ポートは、信号パス４６（以後ボッド・パスを呼ぶ。）
に接続し、該ボッド・パス４６は、スイッチ・ユニット
あとボッドＲＯＭ４８゜ボッドＲＡＭ　５０　、ポッド
エｈユニット圏及び駆動性レジスタ菊との間でデータ信
号及びアドレス信号を送受する導電体を含む、これらは
全てポンド・パス４６に接続する。

本発明における各スイッチ・ユニットあけ、次のように
構成される。即ち、 （ａ）−ｖイタロブ賞セッナ回路４２を第１の状態（以
後、ボッド・プロセッサ状態と呼ぶことにする。）で作
動させる。この状態では、スイッチ学ユニット関ハマイ
クロプロセッナ回路４２０データ・ライン、制御ライン
及びステータス・ツインをボッド・バス栃に接続し、従
って、マイクロプロセッサ回路４２、ボッドＲＯＭ　４
８及びボッドＲＡＭ町ｈポッドエ乃ユニット５２ヲ介し
てメイン・フレーム・ユニツ）　１００回路と通信する
完全なマイクロプロセッサ・ベースのシステムを構成す
る。

（ｂ）マイクロプロセッサ回路４２を第２の状態（以後
、ＵＵＴｆスト状態と呼ぶことにする。）で作動させる
。この状態では、スイッチ・ユニット３８　ｕ　ｈマイ
クロプロセッサ回路社のデータ・ライン、アドレス・ラ
イン、制御ライン及びステータス・ラインを接続スる。

後でより詳細に説明するように、本発明に従って実行さ
れる種々のテスト・シーゲンスの間、スイッチ・ユニッ
トあけ、ボッド・グロセツ賃状態とロＵＴテスト状態と
の間で連続的にマイクロプロセッサ回路４２を切換える
ように起動される。基本的には、この又番シーケンス抹
、マイクロプロセッサ回路４２が、 ｃ＆）ｔず第１に、次に実行すべきテスト命令及びその
連係のＩＴσＴステイミュラス（ｃｒｔｉｍｕｌｕｓ　
）（例えばＯＵＴ　１８のＲＡＭ　２６の特定アドレス
に特別のデータ・ワードを書込む命令）を決と協働して
）動作し、 （ｂ）テストφスティζエラスをＵＴＴＴ１８に結合す
る（例えば、ＵＵテ１８のＲＡＭ　２６の特別のアドレ
スに所望のデータ・ワードを書き込む）ＵＩＪテテスト
状態てあって％＃ＵＩＩＴテスト状態の結末におけるＵ
ｔｌＴパスｎ上の論理レベルを表わす信号を駆動性レジ
スタ伯にラッチする状態に切り換わり、そして、 （Ｃ）駆動性レジスタ菊に収容されたテ゛−夕の分析、
次のテスト命令及びスデイミエラスの形成、並びに／又
は丁度完了したテスト段階の結果を示す信号をポツドエ
カユニット５２ヲ介してメイン・フレーム・ユニットニ
転送することのために、ボッド・プロセツサ状態に切り
換わる、 というように利用される。

第１図の構成において、ボッド・プロセッサ状態及びＵ
σ丁テスト状態における動作の間の上述の交番シーケン
スは、スイッチ・ユニット藁を使って所定期間に亘って
マイクロプロセッサＩＵ　路４２　ヲＵＵＴテスト状態
に置かせる制御信号を供給するタイミング制御及びプロ
ーブ同期ユニット（によって行なわれる。更に、タイミ
ング制御及びグローブ同期ユニットシは、マイクロプロ
セッサ回路４２がＵＵＴテスト状態にあるときにはσＵ
８丁バス上の信号を表わす信号が記憶されるように、ま
た、テスト装置がボッド・プロセッサ状態に戻ったとき
に紘データがマイク豐プロセッサ回路４２によって読取
られ得るように、駆動性レジスタ４０中の記憶レジスタ
を使用可能にする制御信号を駆動性レジスタ４０に供給
する。第１図に示したように、συ〒１８のクロック回
路ｎから供給される信号は、マイクロプロセッサ回路４
２とタイミング制御及びグローブ同期ユニット５４Ｃ１
両方に接続し、ボンド・プロセッサ状態での動作時に利
用されるクロック信号を供給する。り四ツク回路ｎから
のこの信号は７″ また、動作シーケンスの単一ステラ＋を実行するために
ＵＵＴ　１ｇに必要とされるのと等しい期間（例えば、
しばしば１パス・サイクルと呼ばれる１期間）の間及び
適当な時点の両者においてマイクロプロセッサ回路４２
をＨＵＴテスト状態に切換えるようにタイミング制御及
びプローブ同期ユニット８をスイッチ・ユニツ）３Ｂと
協働して作動させる信号を供給する。１パス・サイクル
は、ＵＩ７Ｔ１８のり四ツク回路ｎの１以上の周期に等
しく、１九、Ｔルチ７エー父のクロックを使用する構成
では２個のり費ツク信号の論理組合せに等しい、そのよ
うな動作を行なわせるため、本発明の好ましい実施例に
おけるタイミング制御及びプローブ同期ユニッ）５４Ｆ
ｉ、テスト装置がテスト・シーケンスの先のステップ（
？：、のとき、マイクロプロセッサ回路４２はＵＵテテ
スト状態で動作している。）で得られたデータの分析を
完了した後に新しいテスト・ステイミュラスを確立すべ
くボッド−プロセッサ状態で作動を開始する度に、（ボ
ッドＲＯＭ４８中に記憶されていた）適当なタイミング
値をロードされるインターバル・タイマーを含む。この
構成ニおいて、ボッドＲＯＭ４８からインターバル拳タ
イマーにロードされるタイミング値は、システムがＵＵ
τテスト状態に切り換わるときに使用されるべき特定ス
テイミュラスを確立するのに必要なステップを実行する
ために要求される、［ｒｔＴＴクロック・パルスの個数
を２表わす、そしてインターバル・タイマーは、［ＴＵ
Ｔクロックによってクロックされるように、且つロード
された各タイミング値から下方に計数する（即ち減数す
る）ように接続し九カウンタである。該カウンタがゼロ
のターミナル・カウント値に達すると、ポロー（ｂｏｒ
ｒｏＷ　）信号がスイッチ・ユニツ）３８を起動して、
１パス・サイクルにほとんど等しい時間に亘ってマイク
ロブ費セッサ回路４２をＵＵＴテスト状ｌＩＫ置装せる
。

ボンド・プロセッサ状態及びＵＵＴテスト状態における
マイクロプロセッサ回路弦の上述の連続的交番動作に備
えるため更に、スイッチ・ユニット３８は、凹７１８か
ら発生した種々の制御信号を選択的ニ、ホット・プロセ
ッサ状態のＭＫマイクロプロセッサ回路４２に到達させ
危いようにする部材を含む０例えば、テスト装置がボン
ド・プロセッサ状−で動作している間に、割込要求信号
（一般的に工Ｎ丁信号と配される。）又はパスの制御を
外部制御装置に委ねることを！イクログロセッテ回路４
２に要求する信号（しばしばＨＡＬＴ信号と記される。

）等の信号がｉイクロプロセッナ回路収に到達すること
が許されるならば、テスト・シーケンスが妨害されるだ
けでなく、タイミング制御及びプローブ同期ユニツ）５
４の動作において適切な用意が為されていない限り、テ
スト装置は、割当てられたクロック周期内では（即ち、
ボッドＲＯＭ４８から得られる上述のタイミング値に関
連し九時間内では）実行すべき一連のステップを完了し
ないだろう、もしもこれが生じると、テスト装置はυＵ
’ｒ　１８の制御を失い、多の場合には、テスト・シー
ケンスを停止させることになる。当業者によって認識さ
れるように１また第２図（第２図ムと第２図Ｂを含む、
）に関連して詳細に説明するように、）ｌＪ書ｘデート
のバッファー回路も通常のアンド回路を含んで、マイク
ログロセツす回路４２へのＵＵ〒制御信号を選択的に使
用不能とするための種々の構成を、スイッチ・ユニツ）
３８の中に設けることができる。

マイクロプロセッサ回路４２がボッド・プロセッサ状−
態とＨＵＴテスト状態との間で連続的に切り換わる上述
の態様での動作に加えて、本発明の好ましい実施例は、
マイクロプロセッサ回路４２が実際上１７Ｕ’ｉ’テス
ト状態に維持され、且つ全ての制御信号及びステータス
信号がマイクロプロセッサ回路４２に結合される、とい
う動作用にも構成しである。

この動作モード（以後、ＴＡＵＴ　ＲＵＮモードと呼ぶ
、）は、本発明を実施した装置が通常の回路内エミュレ
ータとして動作することを可能にし、また、σＵ丁メモ
リ回路内に含まれる任意のテスト・ルーチンを実行する
ことを可能にする。

第１図を続けて参照するに、インターフェース・ボッド
１２社また、電源モニター団を含み、皺電源モニター５
６Ｈ，ケーブル・アセンブリ１４　ｔ−介Ｌ　テ供給さ
れる１７０丁電源供給信号に応答すると共に、該σσ！
電源供給信号が受容可能な電圧レンジ内にないならばメ
イン・７し一ムＱエニット１０に異常信号を供給する０
例えば、第１図の構成において、σＵＹ１８は単一の正
電圧Ｖ、を供給し、該電圧ｖｔ３は、比較回路団の反転
入力端子と比較回路ωの非反転入力端子とに接続する。

比較回路聞及び同ωの出力端子社、互いに接続してあシ
、メイン・フレーム・ユニット１０内の回路に接続する
。この構成においては、３個の抵抗６２　、６４　、６
６を端子鑓と端子７００間に直列に接続してア夛、抵抗
６２と抵抗６との間の接続点性、比較回路簡の非反転入
力端子に接続し、抵抗６と抵抗団との間の接続点蝶、比
較回路ωの反転入力端子に接続しである。

動作について説明すると、ｔＴＵＴ電源供給電圧ｖ８が
、抵抗軸及び同一の接続点にお妙る直流電位と抵抗−及
び抵抗６の接続点における直流電位との関にあるとき、
比較回路団及び同６０は、ＵＵ’ｌ’　１８の電源あが
正常に動作して鱒ることを示す正電圧（即ち、論理レベ
ル高の信号）を供給する。他方、もしも当該電源Ｕから
供給される信号のレベルが抵抗軸及び同一の接続点にお
ける電位よシも大きいが、又は抵抗例及び同ωの接続点
にお妙る電位よりも小さいならば、比較回路聞及び同ω
の共通接続の出力端子に形成される信号嬬、論理レベル
低に低下し、もって電源電圧の異常を示す電源異常信号
をメイン・フレーム・ユニット１０に供給する６本発明
の実施例においては、この電源異常信号ハ、メイン・７
レーム・ユニット１０内のｉイクロプμセッサによって
ｗ／３１ＩＩ！され、［ＴＵ〒ＰＯＷ罵ＲアムＩＬＵＲ
Ｋ　　というメツセージを初期化する。

第１図にブロック図の形で示すように、メイン・フレー
ム・ユニット１０は、上述のＵＵテ電源異常信号を受信
するエカユニット７２であって、第１図に二重の矢印７
４で示すように、メイン・フレーム・ユニット１０とイ
ンターフェース・メッド１２トノ間で流れる並列形式の
デジタル符号化信号を運ぶものを含む、既に述べたよう
に、そしてまた後述するテスト・シーケンスを理解すれ
ばより明白になるのだが、メイン・フレーム・ユニット
１０からインターフェース・ボッド１２に転送されるデ
ータは通常デジタル符号化コマンド信号であり、この信
号ニよシ、インターフェース・ボッド１２は、　ｔＴ［
Ｔ’ｒテスト状態における１又祉それ以上の演算を含む
特定シーケンスを始動し、インターフェース・ボッドセ
からメイン・フレーム・ユニット１０に転送されるデジ
タル符号化信号は、そのような各テスト−シーケンλの
結果を示す、メイン・７レーＡ・この双方向信号転送を
容易化するため、ボツドエカエニット翌ドメイン拳フレ
ーム・エニ７）１０のエカエニットπとの間に一対の制
御ライン７６を延設しである。制御ライン７６は、エフ
’ｏ　：ｓ−ニット７２とボッドＸ１０ユニット５２０
間のデータ信号の結合に関してメイン・フレーム・ユニ
ット１０及びインターフェース・ボッド１２の状］１１
を示ｔハントシェイク信号を運ぶ０例えば、本発明の実
施例においテハ、コマン）”Ｉｔ号＄メインａフレーム
・ユニットｌＯカラインターフェース・ボッド１２に送
られる場合には、該コマンド信号がメイン・フレーム・
ユニット１０から送出される時Ｋ　ｆｌｔｌｌ　１１ラ
イン７６の一本が低論理レベルに切ｐ換わり、その送出
された信号がインターフェース・ボッド１２によって受
信された時に制御ライン７６の第２のものが低論理レベ
ルに切換わる。第２の制御ライン７６における変移Ｕ１
４ン・フレーム・エニン）　１０で検知され、第１の制
御ライン７６を高論理レベルに戻すことによって承認さ
れる。第１の制御ライン７６が高論理レヘルニ戻ルこと
は、インターフェース・ボッド１２で検知され、そして
第２の制御ツイン７６Ｆｉ、テスト装置をそのもとの状
態に戻すべく高論理状態に戻る。本発明の実施例のイン
ターフェース・ボッド１２カラメイン・フレーム・ユニ
ット１０へのデータ転送に関連するーンドシエイタ動作
は同様であり、メイン・フレーム・ユニット１０は、信
号データ（例えばテスト結果に対する時期）を受信でき
るときＫはいつでも、第１の制御ライン７６を低論理レ
ベルに置くように動作する。第２の制御ライン７っけ、
インターフェース・ボッド１２がデータを送出した時に
マイクロプロセッサ回路４２ニよって低論理レベルに切
換えられる。そして、メイン・フレーム・ユニット１ｏ
内の後述する回路により。

第１の制御ライン７６は、送信データが受信された時に
高論理状態に戻る。第１の制御ライン７６における状ｍ
変化はマイクロプロセッサｐｏ　路４２　Ｋよって検知
され、該マイク−プロセッサ回路４２はボッドエハエニ
ット５２をポールし、第２の制御１イン７６はインター
フェース・ボッド１２によυ高論理状態に復帰する。こ
の結果、角制御ライン７６は、次のデータがメイン・フ
レーム・ユニット１ｏに又はメイン・フレーム・ユニッ
ト１０がら転送されるまで休止状態に戻る。

８１図に示し＆メイン・フレーム・ユニ：／）１０の構
成ブａツク図及び、メイン・フレーム・ユニットＩＯＫ
インターフェース・ボッド１２との間のデータ転送につ
いての上記説明から、当業者ならば、メイン・フレーム
・ユニットｌｏ自体が広範囲に亘る演算シーケンスを実
行するようにプログラムされたマイク四プロセッナーペ
ースのシステムであることを認識するだろう、これに関
して、工２勺ユニット７２は、信号バスｎを介してマイ
クロプロセッサ回路πに接続する。読出専用メモリ（Ｒ
ＯＭ　）７８、ランダム・アクセス・メモリ（ＲＡＭ　
）　８Ｄ及びマス・メモリ・ユニット心は、所望のテス
ト−シーケンスの実行のために必要な記憶容量を与える
べく信号バスＨに接続する。この構成において。

ＲＯＭ　７８は、鴨々の所定テスト・シーケンスを実行
するために必要な命令及びデータを記憶し、ＲＡＭ（資
）ハ、特定テスト・シーケンスの間に発生し且つ利用さ
れる種々のデータの一時記憶として作用し、マス・メモ
リ・ユニット（資）は、テスト製雪のオペレータによっ
てプログラムされるか又は、磁気テープ若しくはディス
クのような通常の記憶装置から該マス・メモリ・ユニッ
ト羽に読み込まれる比較的複雑で特定目的用のテスト・
シーケンスを第１図の装置に実行させる。

第１図を続けて参照すると、メイン・フレーム・ユニ７
）１０のマイクルプロセッサ書ヘースノ構成は、メイン
・フレーム・クロック回路あによってクロックされ、該
メイン・フレーム・ユニット１０は、キーボード羽、デ
ィスプレイ−ユニット美並びにグローブ制御及び測定ユ
ニットｎとのインターフェースを与える第２のエカユニ
ット８６を含む。

キーボード羽及びディスプレイ・ユニット９０Ｆｉ、当
業者によく知られたタイプの通常の装置であり、キーゲ
ート簡は、種々のテストΦシーケンスを開始したり、そ
のテスト・シーケンスに必要力、オペレータの特定する
任意の情報（例えば、テストのための初期及び００丁最
終のアドレス）を入力したシ、特定のプログラム又は命
令をマス・メモリ・ユニット心にａ−ドし九シするため
にテスト装置のオペレータによって利用される。本発明
の好ましい実施例では、ディスプレイ・ユニット９０Ｆ
ｉ、テスト結果を表示するだけでなく、メイン・フレー
ム−ユニット１０ノマイクロプ四七ツナ・ベースのシス
テムの動作を通して、テスト・シーケンスの間に必要な
任意のデータを供給すべく表示要求（即ち、「プロンプ
ディング」）をテスト・セット・＃　ヘｖ　−Ｉ　Ｋ　
送る諺キャラクタの英数字テイスプレィ・ユニットであ
る。

プローブ制御及び測定ユニット９２は、電気的にプロー
ブ・ユニット軸に接続し、骸プローブ・ユニット％は、
詳細な障碍修復又は欠陥分離手続が本発明により履行さ
れた時（即ち、σＵＴ回路の特定部分に欠陥又は失敗を
一般的に局在化させる後述の種々のテスト・シーケンス
を実行した後）ＵＵＴ　１８の選択回路節点で論理信号
を注入及び測定する部材として利用される０本発明で代
表的に利用される種々のテスト・シーケンスに関して、
また、ｆ４３図に示したプローブ制御及び測定ユニット
９２の実例に関して後で詳述するように、プローブ・ユ
ニツ）９４を利用した完全な障碍発見ルーチンハ、メイ
ン・フレーム・ユニット１０の読出専用メモリ及びイン
ターフェース・ボッド１２（メイン・フレームＲＯＭ　
９８及びボッドＲＯＭ　４８　）に収容させてもよいし
、そのようなプログラムは、キーボード簡から、又はテ
ープその他の媒体を使う通常のデータ記憶装置　からマ
ス・メモリ・ユニット８２にロードしてもよい。更に、
本発明の実例は、プローブ・ｚ＝ニットが実質士別のテ
スト装置として（即ち、テストすべき特定タイプのＵＵ
Ｔ用に設計された支持テスト・シーケンスを実行するこ
となしに）使われるヒとを許容する。そのように使用見
方法や、ボッド・ステイミュラス容量に関連して使われ
るときに記号分析と一般に呼ばれる成る種の巡回冗長検
査を行なうために使用され得る。

上述の各方法におけるプローブ・ユニット％の利用を容
易にするため、グローブ制御及び測定ユニット９２Ｆｉ
、インターフェース・ボッド１２ノタイミング制御及び
プローブ同期ユニット８から供給されるプローブ同期信
号に応答する。特に、タイミング制御及びプローブ同期
ユニット５４は、インターフェース争ボッド稔のマイク
ロプロセッサ回路４２が先に説明したＨＵＴテスト状態
に切夕換わる度毎にプローブ制御及び測定ユニツ）７に
信号パルスヲ送る。プ四−プ・二二ツ）９４がＵＵＴ　
１８の選択し九回路節点における論理レベルを感知すぺ
〈動作しているとき、プローブ制御及び測定ユニット９
２に供給された信号は、調べようとする回路節点の信号
レベルを実質的にサンプリングする記憶レジスタを能動
化するために使われる。他方、グローブ・ユニット倶が
選択節点に特定の信号（即ち、論理レベル高、論理レベ
ル低又は高及び低信号の交番シーケンス）を注入するた
めに使われるときに社、プローブ制御及び測定ユニツ）
９２ｔｉ、マイクロプロセッサ回路４２がσＵでテスト
状態にある間に各パス・サイクルに同期してＵＵＴ　１
Ｂの選択節点に単一のテスト信号を注入すべく、インタ
ーフェース・ボッドしのタイミング制御及びプローブ同
期ユニットから供給される同期信号を利用す第３図に図
示したよシ詳細なグローブ制御及び測定ユニットに関し
て後で説明するように、その同期は、監視される回路に
おける種々の論理状態の多様性の指示を与えるようにグ
ローブ・ユニット％の２つのインジケータ％及び同郭を
起動するためにも利用される０例えば、本発明の実施例
では、監視している回路節点の信号が高論理レベル、低
論理レベル又は不当論理レベルにあることを示す視覚的
指示を与えるだけでなく、プローブ・ユニット軸が選択
回路節点に接触し、且つタイミング制御及びプローブ同
期ユニットシが同期信号を供給し続ける時間期間内で、
種淘の時刻における全ての３％＠ｔ）論理レベルの指示
を与える。更に、これらの構成は、プローブ・ユニット
ζ力ＵＵＴ　１８の選択回路節点と接触状態に響かれ、
且つインターフェース・ボッド１２０タイミング制御及
びプローフＦｉ１期−ニットーカメイン・フレーム・ユ
ニット１０のプローブ制御及び測定ユニット史に同期信
号を供給する時間インターバルの間、可能な状態（即ち
、不当信号、論理レベル高及び論理レベル低）の内の任
意の２つの存在を示す。

第１図に付加的に示しであるようＫ、メイン・７し一ム
９ユニットｔｏｈｔた、メイン◆フレーム・ユエツ）　
１０内の回路の友めの必要な作動電圧を供給する電源ユ
ニット１００を含む。更に、本発明の実施例においては
、電源ユニット１００は、インターフェース・ボッド１
２にも必要な作動電圧を供給する。

第２図（即ち、第２図ム及び第２図Ｂ）Ｆｉ、インター
フェース・ボッド１２をよシ詳しく示したものであり、
インターフェース・ボッド１２ｔｉ、ｍ発性データの記
憶を維持するために所定レートでリフレッシュし々けれ
ば々らないダイナミックＲＡＭ。

１６ビツト；アドレス信号及び８ビツト・データ信号を
利用するマイクロプロセッサ・ペースのアセンブリ又は
システム（例えば第１図のσσで１８）のテストに適合
させるように、本発明の実施例中に組み込んである。第
２図に示したように、インターフェース９ボツド１２の
駆動性レジスタ４０Ｆｉ、’スト装置がＵＵＴテスト状
態にまいときに扛いつてモ（即チ、テスト装置がボッド
・プロセッサ状態にあるとき）、タイミング制御及びプ
ローグ同期ユニツ）５４から供給されるＵＵＴ　０１１
信号によって使用不能にされるアドレス・デコーダ１０
２を含ム。

この構成において、マイクロプロセッサ回路４２からの
アドレス信号は、アドレス・デコーダ１０２に結合され
る。該アドレス・デコーダ１０２は、集積回路又はアレ
イ状のゲート回路として実現できる通常の組合せ論理回
路を含み、そして、−セットのデータ・ラッチ１０４、
−セットのアドレス拳ラップ１０６、−セットのステー
タス・ライン・ラッチ１０８及び−セットの制御ラッチ
１１０の出力使用可能端子（第２図にＯＫで示す。）に
信号を選択的に結合するように構成される。ラッチ１０
４　、１０６゜１０８　、１１０の出力ポートは、第１
図のボッド・パス４６Ｃ１一部を形成するデータ・パス
１１２に共通に接続しであるから、アドレス・デコーダ
１０２は、各ラッチ回路に記憶された信号情報がテスト
装置のボッド・プロセッサ状態での作動下にテＸ）・シ
ーケンスの一部の間にマイクロプロセッサ回路４２によ
って選択され読取られることを許容する。

例えば、もしもテスト装置が、第１のテスト・ステップ
の関（この間にテスト装置はσＵＴテスト状態にある。

　）　ＵＵＴ　ＲＡＭ　２６の特定アドレスにデータを
書込むならば、ボッドＲＯＭ　４８中に記憶されたテス
ト命令は、テスト装置がボッド・プロセッサ状態に戻る
時にマイクロプロセッサ回路４２をしてアドレス信号を
発生させるために利用することができ、そのアドレス信
号によシアドレス砦デコーダ１０２　Ｆｉ順次アドレス
・ラッチ１０６及びデータ・ラッチ１０４の出力回路を
使用可能にし、その結果、マイクロプロセッサ回路４２
は、適当ナアドＶス信号及び適当がデータ信号がＵＵＴ
　１８に送出されたことを確認することができる。

第２図に示したように、インターフェース・ボッド１２
とＵＵＴ　１８との間に延びる各データ・ライン、７）
”Ｌ／ス・ライン、ステータス・ライン及び制御ライン
は、保護ユニツ）３４中に含まれる抵抗１１４を介して
、データ・ラッチ１０４、アドレス・ラッチ１０６、ス
テータス・ライン・ラッチ１０８及び制御ランチ１１０
内のラッチ回路の入力ボートに接続する。該抵抗１１４
は、ＵＵＴ１ｇ内の失敗又はインターフェース・ボッド
１２をＵＵＴ　１８に接続する際の不注意によるエラー
により比較的高い電圧が駆動性レジスタ４０のラッチ回
路に接続するどれかの信号ライン上に現われた場合に、
これらのラッチ回路に損傷を与えないようにするための
ものである。

第２図に示しであるように、ラッチ１０４　、１０６　
。

１０８　、１１０　ｉｔ１タインング制御及びプローフ
同期ユニツ）５４から供給されるＬＡＴ（！Ｈ倍信号よ
ってデータ受信のために使用可能にされる。後でより詳
細に説明するが、第１図のｕｔ＋Ｔ）＜ス羽に供給し又
は＃ｔＦＵ丁バス℃から受信するデータ信号、アドレス
信号、ステータス信号及び制御信号は、このＬＡ’ｌ’
　ＣＩ！信号により、テスト装置がＵＵＴテスト状態で
動作している各テスト・ステップの終末において各ラッ
チ１０４　、１０６　、１０８　、１１０に記憶される
。

第２図に示すように、インターフェース・ボッド１２と
ＵＵＴ　１ｇとの間に延びるデータ・リート°ハ、イン
ターフェース・ボッド１２のスイッチ拳ユニットアニ含
まれる双方向バッファー・ユニ？／）１１６の出力ポー
トに接続する。第２図に完全には示していないが、各デ
ータ・ラインは、保ｉ！！ユニットＵ内に配置した電流
制限用抵抗１１８を介してトリ・ステートのバッファ一
段のような個々の回路に接続する。更に、同じ極性方向
に直列接続した一対のダイオード１２０　、１２２の間
の接続点を、抵抗１１８の双方向バッファー・ユニット
１１６に信号を送る端子＠に接続しである。ダイオード
１２００カノードは装置の高論理レベルよりもダイオー
ドの電圧降下のおよそ１個分（約０．７ボルト）だけ小
さくした電圧に接続してあ〕、ダイオード１２２のアノ
ードは装置の低論理レベルよりもおよそ１個分Ｏダイオ
ード電圧降下だけ上の電圧に接続しであるから、双方向
性バッファー・ユニット１１６の各回路段の入力におけ
る電圧岐、高論理レベルと低論理レベルとの間に制限さ
れる。

保護ユニツ）３４の構成とは関わ９なく、双方向性のバ
ッファー・ユニット１１６の個々の段は、テスト装置が
Ｕ［ＴＴテスト状態で作動しているときにはデータ・バ
ス１１２に現われる信号をＵＵ丁１８に結合するように
、また、テスト装置がボッドｅプロセッサ状態で作動し
ているときにはデータ・パス１１２上に現われる信号か
らｔＪＵテ１８を絶縁するように起動される。この点で
、タイミング制御及びプローブ同期ユニットＳから供給
されるＨＵＴ　ＯＮ　信号は、双方向性データ・バッフ
ァー・ユニット１１６の使用可能端子（１１１１１１子
）に供給され、マイクロプロセッサ回路社から供給され
る読取／書込信号（第２真図ＡＯＲ４）は、データ転送
の方向を制御するため双方向性データ・バッファー・ユ
ニット１１６に供給される。

第２図に示したように、保護ユニットはまた、先に述べ
た態様で各ステータス及び制御ラインに接続する電流制
限用抵抗及び一対のダイオード１２０　、１２２を含む
、付は加うるに、インターフェース・ボッド１２とｔＴ
Ｕ丁１８との間に延びる各アドレス・ラインは、抵抗１
１８並びにダイオード１２０及び同１２２を含む保Ｓ−
ニット内の回路に接続するが、該ダイオード１２２社、
そのアノードを除いて上述の態様で接続される。特に、
アドレス・ラインに連係の各ダイオード１２２のアノー
ドは％　ＵＵ’ｌ’アドレス・ホールド回路１２４に接
続し、骸ＵＩ７’ｌ’アドレス・ホールド回路１２４は
、各連係のダイオード１２２の１ノードを選択的に、シ
ステムの低論理レベルよりおよそダイオード１個分の電
圧降下だけ低い電圧に、又は連係アドレス・ライン（及
びそれ故に全アドレス・ツイン）を高論理Ｖペルにり２
ンプさせる電圧に接続する。この点で、［ｒｔＴ丁アド
アドレスールド回路１２４Ｆｉ、テスト装置がボッド・
プロセッサ状態・にあるときにタイミング制御及びプロ
ーブ同期ユニット８から供給されるｔ［Ｔ　ＯＮ　　信
号に応答して、アドレス・ラインを高論理状態にクラン
プし、もってｔＴＵ〒１８に１６進のアドレス信号ＦＦ
ＦＦを供給する。この動作は、テスト装置がボッド・プ
ロセッサ状態にあるときにはいつでも１７０丁パス上に
デフオールド・アドレスを送シ、これは、読取／書込制
御信号と組み合わさってデータ・バッファー・ユニット
１１６を介してσＩＴＴ１８に供給される。この動作は
、ＵｔＪＴ　１ｇに含まれるダイナミック・メモリをリ
フレッシュするために読取サイクルの間に生じる。更に
、テスト装置がボッド・プロセッサ状態にあるテスト・
シーケンスの部分の間にそのようなアドレスを供給する
ことは、υＵ丁１８内のダイナミック・メモリのリフレ
ッシュを目的とするだけでなく、その期間の間σＵ’ｒ
　１８内のその他の活動を妨げ、従って、マイクロプロ
セッサ回路４２がｔ［Ｔテスト状態での作動下における
次のステツクの間のテスト・ステイミユラスを供給する
までＨＵＴ　１８を安定な状態に保つ、ということにも
利点がある。

Ｕ丁１８内Ｏ全でのダイナミックＲＡＭを確実にリフレ
ッシュするという上記方法で利用するアドレスは、多く
の場合に、１７Ｕ丁メモリ・スペースの任意の有効アド
レスである点に注意されたい。ただし、適当なアドレス
が形成されることを確実にすルタめ、関連マイククプロ
セッサのリセット・アドレスが一般的には利用される。

当業者には陶知のことであるが、そのようなアドレスは
、ＵＵＴ１８内で使われるマイクロブｏ−にツサ回路の
タイプに依存すると共に、一般的には、全アドレス・ビ
ットが低である場合（例えば１６過信号のｏｏｏｏ　）
に対応するアドレスか、又祉全アドレス・ビットが高で
ある場合（例えば１６進アドレスのＦＦＦＦ　）に対応
するアドレスである。当業者にとって容易に認識できる
ように、ＵＵＴアドレス・ホールド回路１２４　Ｆｉ、
ダイオード１２２のアノードを約０．７１ルトの電圧に
接続すると共にダイオード１２００カソードを低く駆動
することによって、００００のデフオールド・アドレス
を供給できる。

第２図を続けて参照すると、上述のアドレス・ラインは
、第２図のアドレス・パス１２６と同一のボッド・パス
弱を介してマイクロプロセッサ回路４２からアドレス信
号を受ける。この点で、アドレス・パス１２６の各導電
体は、アドレス・バッファー・ユニット１２８に含まれ
るバッファ一段の入力ボートに接続する。第２図に示し
たように、アドレス・バッファー拳ユニット１２８ノハ
ッ７ア一段は、　ＵＵＴ　ＯＮ　　信号によって使用可
能にされ、皺バッファ一段の出力端子は、保護ユニット
ｕの上述の保護回路、の一つを介してＵＵＴ　１８の個
々のアドレス・ラインに接続する。即ち、テスト装置か
びＵ丁テスト状態で作動して−るときにはいっても、ア
ドレス・バッファー・ユニット１２８Ｒ，マイク費プロ
セッサ回路４２がアドレス信号をＵ［７７１８に供給す
るのを許容するように使用可能にされる。他方、テスト
装置がボッド・プロセッサ状態にあるときニハ、アドレ
ス・バッファー・エニン）１２８Ｆｉ使用不能にされ、
インターフェース・ボッド１２のアｙｖｘ・パス１２６
をＵＵＴバス諺から絶縁する。

テスト装置がＵσ丁テスト状態にあるか又ＦｉｔＴＵτ
ＲＵＭモードセ作動しているとき凹７１８から供給され
る各ステータス信号は、保護エニン）３４からステータ
ス・バッファー・ユニット１３０に供給される。このス
テータス・バッファー・ユニット１３０は、レジスタ・
ユニット１３２によって供給される２過信号の論理状態
に従い選択的に且つ個別的に使用可能又は使用不能にさ
れる複数のバッファ一段を含む、この構成において、レ
ジスタ・エニン）１３２社、ボッドＩ１０ユニット５２
の一部であってもよいし、また、テスト装置のオペレー
タが％定テスト・シーケンスの間にマイクロプロセッサ
回路４２に供給されるステータス信号を選択できるよウ
ニ、メイン・フレーム・キーボード簡の操作ニよシ（ボ
ッドｒ１０　：Ｌ＝ットシを介して）制御される別の列
状レジスタ回路であってもよい。例えば、成るタイプの
マイクロプロセッサ回路は、Ｗム工Ｔラインを含み、該
ＷＡＩＴ　ラインによりマイクロプロセッサは、テスト
されるべきマイクロプロセッサ・ペースのシステム（例
えｔｆｌ　１　図）ｔＴｔｒＴｔ８　）で比較的低速の
エカデバイスを使用し得るようにパス変動が有効に行な
われるレートに減少する。

比較的低速のＩハユニットとの動作を容易にするためこ
のような方法でＷＡＩＴライｙを使用する場合、Ｕστ
１８カラマイクログロセツナ回路４２にＷムエテ信号を
供給するため、一般的には、レジスタ・ユニット１３２
　トスデータス・バッファー１１エニツト１３０中の連
係バッファー回路とを起動することが望まれる。

続けて第２図を参照すると、レジスタ・ユニット１３２
はまた。マイクロプロセツナ回路４２又ハレジスタ・ユ
ニット１３２からＯＵＴバスに制御信号を選択的に供給
する実質上のスイッチとして機能すルテ−／・セレクタ
のような任意の通常の装置テロるドライて・エニン）　
１３４に信号を供給する。

レジスタ・ユニット１３２及びドライブ・ユニット１３
４から供給されるＯＵＴ制御ライン上の独立制御は、例
えば、　　ＵＵτパス！内の制御ラインの機能状態を決
定すべく導入される後述のテストにおいて利用される。

第２図の構成はまた、ボッド・グロセツテ−１１とＵＵ
〒テスト状態との間でテスト装置を切り換えるタイＺン
グ制御及びグローブ同期エニット詞（第１図）の一部に
対応するタイミング制御ユニット１４０を含む０図示の
構成は、アメリカ合衆国、アリシナ州、フエニックスの
モトローラ　セミコンダクタ　プロダクツ、インコーホ
レイテッド製ｏ　ＭＱ　−６８００マイクロプロセツサ
・ユニットを使ったマイクープ冒セツナ・ベースのシス
テム又ハアセンブリとの動作用に第２図のインターフェ
ース・ボッド１２がテスト装置を適合させるように組み
上げたものである。第２図に示した構成において、タイ
ミング制御ユニット１４０＆−１、Ｄ型フリップ７ｏツ
ブ１４４のリセット端子及びＪ−にフリップ７■ツグ１
４６のリセット端子に接続する出力端子を具備するイン
ターバル・タイマー１４２を含む。

インターバル・タイマー１４２の入力端子は、ＭＯ−６
８００デバイスに必要な２フエーズ・クロック信号の７
エーズ２（φ２）を受信するように接続される。

第２図に示し友ように、インターバル・タイマー１４２
　ｔｉ　％マイクルプロセッサ回路４２によってアドレ
スされると共に、並列形式のデジタル符号化信号をロー
ドされ得る。この並列形式のデジタル符号化・信号によ
り該インターバル・タイマー１４２の出力端子は、高く
なりそして、該インターバル・タイマー１４２にロード
された値に等しい量のＵ［Ｔ’ｌ’φ、クロック期間が
経過するまで高レベルにとどする。この種のインターバ
ル自タイマーは公知であり、本発明の実施例では、集積
回路に含まれるタイマーを利用した。その集積回路は、
第１図１閂 び第２図のボッドＲＡＮ　５０及びボツドエＡエニット
為・ ５２を実現するための回路４含んであり、モトローラ製
の製品番号Ｍｅ　６５３２のものである。

タイミング制御ユニットの説明を続けると、σＵテφ２
　クロック信号ｕ、Ｊ−１７リツプ７０ツグ１４４１は
、テスト装置がＵ［ＴＴテスト状態で動作している各時
間期間の最終部分の間にインターフェース・ボッド１２
のデータ・ラッチ１０４、アドレス・ラッチ１０６、ス
データス・ラッチ１０８及び制御ラッチ１１０を起動す
るためＬムチＯＨ信号を供給する。

ＭＡＩＤゲート１４８の第２入力端子は、Ｊ−にフリッ
プ７四ツブのｑ出力端子に接続し、該Ｑ出力端子は、テ
スト装置を８０丁テスト状態に切り換えるため、アドレ
ス・バッファ一−エニツ）　１２８　ノ使用可能端子及
び双方向性データ・バッファー・ユニット１１６の使用
可能端子に、並びｉＣＤ型ツリップフ費ッグのクレクク
端子にＯＵＴ　ＯＮ信号を供給する。Ｊ−に７リツプ７
０ツグ１４６のＱ出力端子は、テスト装置をボッド・プ
關セッナ状態に切り換えるため［ｊＵＴ　ＯＮ信号を供
給する。このＨＵＴ　ＯＮ　信号ハ、アドレス・デコー
ダ１０２の使用可能（ＥＮ）端子、　ＭＹアドレス・ホ
ールド回路１２４及び２人力ＮＯＲゲート１５０の一方
の入力に接続する。該２人力ＮＯＲゲート１５０は、Ｊ
−に７リツプフロツプ１４６のセラ）　（Ｅｌ）端子に
信号を供給する６図示したタイミング制御ユニット１４
０の動作を終了させるため、ＮＯＲゲート１５０の第２
入力端子は、ボッドエ力ユニット５２から供給されるＲ
ＵＭ　ＵＵＴ信号を受信するように接続してあり、Ｊ−
にフリッグ７０ツブ１４６のＪ入力端子及びに入力端子
は共に、ＡＮＤゲート１５２から供給される信号を受信
するように接続しである。骸ＡＮＤゲート１５２は、Ｄ
型フリップ７０ツブ１４４のｉ出力端子に接続する第１
の入力端子と、マイクロプロセッサ回路４２かう供閃 給される有効メモリ・アドレス（ＶＶム）制御信号ヲ受
信するように接続した第２の入力端子を具備する。

動作について説明する。各テスト・シーケンスは、ボッ
ド・プ１１す状ｔ！Ｉ（即ち、Ｕｎ　Ｏ１ｉ信号が高）
のテスト装置と、低論理レベルにあるインターバル・タ
イマー１４２　”＞ら供給される信号とで始まる。メイ
ン・フレーム・ユニット１０によって（ボッドＩＡユニ
ット５２を介して）第２図のインターフェース・ボッド
１２に供給されるコマンド信号が復号されると、次のＵ
ＵＴテスト状態での動作に対ジインターフエース・ボッ
ド１２を備えさせるために必要な長さのφ２クロック期
間を表わすデジタル符号化信号が、ＲＯＭ４８からフェ
ッチされ、インターバル・タイマー１４２にロードされ
る。この結果、インターバル・タイマー１４２から出力
される信号は高くなり、Ｄ型７リツプフロツプ１４４を
リセットする６次に続く各ｔＴＵ’！’φ２クロック・
パルスは、ハウスキーピング動作（例えばスタック動作
）又は次のＵＵ〒テス）（ｊ２Ｕち、テスト状態がＵｎ
τテスト状態にある次続の時間期間にｔＴＵ７１８に印
加すべきスクイ２エラス）に必要１ｔｒｎＴアドレス（
及びＴＲＩτｌ動作に関してはデータ）を定式化するに
必要な動作の１ステツプの実行をも九らす。

スデイＺエラスが定式化されると、インターバル・タイ
マー１４２Ｆｉ、ターミナル・カウントに達し、これに
より、フリップ７ａツブ１４４及び同１４６のリセット
端子に印加される信号が低くなる。７リツプ７０ツブ１
４４のｑ出力端子は高いので、次のσＵ丁φ２クリック
・パルスはＪ−に７リツグ７０ツり１４６　ヲ）グルし
、もって、マイクロプロセッサ回路４２からの有効メモ
リ・アドレス（ＶＭＡ）　　信号が高であるかぎりＵＵ
Ｔ　ＯＮ信号を高くする。ここにおいて、例えばホール
ト又はトリ・スデー　ト（Ｔｏｏ）の信号が、ＵＵＴバ
ス上の直接メモリ・アクセス動作の実行を許容すべく例
えばバス・サイクルｔ−延長するためにマイクロプロセ
ッサ回路に供給されない限り、ＶＭＡ信号は高いであろ
う。そのような場合、Ｊ−に７リツプ７０ツブは、ＶＭ
ム信号が高くなった後に生じる最初のσＵＴφ、クロッ
ク・パルスの正方向変移に同期してトグルされる。

ＯＵＴ　ＯＮ信号がテスト装置をｔＴＵ’ｒテスト状態
に切シ換えるべく高くなる時点に関わりなく５次のＵＵ
Ｔφ２クロック・パルスｔｉ、Ｊ−に７リツグフロツプ
１４６をトグルしてＵＴＩＴ　ＯＮ信号を低にし、もっ
て、７リツプフロツプ１４４ヲクロツクシ、ＡＮＤケー
）１５２を使用不能にする。これにより、スリップフロ
ップ１４６のＪ入力端子及びに入力端子に供給される信
号は、低くなり、マイクロプロセッサ回路４２がインタ
ーバル・タイー’−１４２ＫＩＤタイミング値ｔ−−−
ドするまで、この回路をＵＵＴφ２クロックパルスに応
答させない。

タイ叱ング制御エニット１４０の上述の動作に関シテ、
テスト装置は、インターバル・タイマー１４２がマイク
ロプロセッサ回路４２によって四−ドされた後に所定数
のり四ツク期間を生じるＵＵＴφ２クロック・パルスの
単一期間を除いてポンド・プロセツナ状１１（ＵＵＴ　
ＯＮ信号が高）にある、ということがｇ＊されるべきで
ある。即ち、図示の構成は、第１図に示したテスト装置
に関して説明した動作をする。更に、テスト装置がσＵ
Ｔテスト状態にある時の最終部分の間、Ｕ［ＪＴ　ＯＮ
信号及び凹Ｔφ２クロック信号は共に高論理レベルにあ
るから、第２図の夏ムＮＤゲー）１４８Ｆｉ、、ａｔｒ
〒１８から保護ユニット３４ｔ−介して供給されるアド
レス信号、データ信号、ステータス信号及び制御信号を
ラッチするための所望の信号を供給するということが認
識されるべきである。

第２Ｉ！ＩＯ構成において、テスト装置のオペレーター
が、テストすべきユニットの動作と普通に関連する動作
シーケンスを実行すべくマイクロプロセッサ回路４２が
ＵＴＩＴ　１ｇと相互接続するＲｌＴＮ　ｔＪＵＴモー
ドでの動作を選択するときには、ボッドエバユニット５
２は、ＮＯＲゲート１５０の入力端子に低論理信号を供
給し、インターバル・タイマー１４２にはタイミング値
が四−ドされる。このタイミント値は、必要な・・ウス
中−ピング動作の実行を許容し、またこのタイミング値
は、ドライブ・ユニット１３４内の全回路を使用不能に
すると共にステータス・バッファー・ユニット１３０　
内の各ハラファー回路を使用可能にする信号をレジスタ
・ユニット１３２に供給することを許容する。従って、
テスト装置をＵＵ’ｒテスト状態に切り換えるためＵＵ
’ｒ　ＯＮＮ信号カイなると（即ち、インターバル・タ
イマー１４２の出力が低くなった後に生じる最初のＵＵ
Ｔφ２クロック・パルスの正方向変移によってＪ−にフ
リップ７０ツブ１４６がトグルされると）、マイクロプ
ロセッサ回路４２のアドレス・リード線、データ・リー
ド線、制御リード線及びステータス・リード線の全てｉ
ｊ、ＵＵＴバス３２（第１図）内の対応するリード線に
接続する。更に、これによりＮＯＲゲート１５０の第２
入力端子が低くなるから、Ｊ−にフリップ７０ツグ１４
６０セツト端子に高論理信号が接続し、従って１．Ｔ−
にフリップ７ｐツグ１４６をセット状態に維持し、第２
図の回路構成をボッド・プロセツデ状態に復帰させない
ようＫする。かくして、テスト装置のオペレータがＲｌ
ＴＮ　［ＴＵＴモードの動作を選択すると、インターフ
ェース・ボッドＬのマイクロプロセッサ回路４２は、σ
σＴメモリ（例えば第１図の［Ｕ丁ＲＯＭ　２８　）　
Ｋ収容された任意の診断ルーチンを含む通常のｒＩυＴ
動作シーケンスをテスト下のユニットが実行することを
許容するため、テストすべきアセンプリ又はシステム（
第１図のｔｒｔｒＴ）のマイクロプロセッサ回路として
作用する。

第２図の構成がＲＵＮ　ＵＵＹモードから、骸構成がボ
ッド・プロセツナ状態とＯＵＴテスト状態との間で連続
して動作する通常のテスト・モードに切シ換わ９得るよ
うに、マイクロプロセッサ回路社のリセット端子は、メ
イン−フレーム＠ユニット１０から供給されるリセット
信号と、ステータス・バッファー・ユニット１３０から
供給されるＵＵ！リセット信号とを受信すべく接続した
入力端子を具曽するＯＲゲート１５４の出力端子に接続
する。この構成に関して、テスト装置がＦＬＵＸ　ｔｒ
Ｕ〒モードにあるときは、ＵＵテからのどんなリセット
信号も、所望の方法で！イクロプロ竜ツ！回路４２　Ｋ
　＠続される。付は加うるに、テスト装置は、！イクＵ
グロセツｔＩｌ路４２、レジスタ拳ユニット１３２、イ
ンターバル・タイマー１４２及びボッドＸ１０ユニット
反をリセットするためメイン・フレームΦユニット１０
カラインターフェース・ボッド鴛ニジステム・リセット
信号を結合することによって、通常のテスト・モードに
戻ることができる。これが生じるト、ＲＵＭ　［［Ｔ信
号がボッドＩ１０エニツ）５２によって高くセットされ
、もって、Ｊ−に７’９ツブフロツプ１４６からセット
信号を除去すると共に、次の４０テφ２クロツク・パル
スが、Ｔ−Ｋ　７リツプｙａツフ１４６をトグルして７
リツプ７０ツグ１４４ヲクロツクするようにし、その結
果、テスト装置社ボッド・プロセツナ状態に戻る。

閂 Ｕσ丁パス構造、［ＴＵＴ　ＲＡｌｉ回路、ＵｔＴＴ　
ＲＯＭ回路及び成る程度制限されるが［ＴＵ〒Ｉ１０回
路の機能テストに関して、本発明の実施例で採用される
テスト・シーケンスを検討することによって、本発明の
構成及び動作に関する上記説明をよりよく理解でき、ま
た評価できるだろう。これについてよシ詳細に述べると
、これら機能テストの各々は、テスト・シーケンスに応
答するＲＡＭ段、ＲＯＭ段又はある種のｘＡレジスタに
関連したｔ７Ｕ’ｒメモリ・スペースのアドレスで読取
及び／又は書込／読取動作を実行スべくテスト装置がボ
ッドＯプロセツ！状態とＵｎテテスト状態との間で交互
する、という一連のテスト・ステップを含む０例えば、
ｔＴＵテパス構造の一体性が確認されるテスト・シーケ
ンス（以後、Ｂσ８テｍｓテと呼ぶ、）の間、テスト装
置は、もしあれば、データーバス及びアドレス信号スの
ラインがそｔ）Ａス内の他のラインに短絡していること
、及び、もしあればアドレス・データが所望の論理状態
に駆動されていない（即ち、スタックされている）仁と
を検知する。この両方のテストは、次のステップで実行
される。即ち、 （ａ）ボッド・プロセツナ状態における最初の動作シー
ケンスの間にアドレス信号又はデータ信号を定式化し、 （尋該アドレス信号又はデータ信号をσＵＴ）（スに印
加して、該パス上の信号（即ち応答）をテスト装置内の
関連回路（例えば、第１図の駆動性レジスタ４０及び第
２図示構成のラッチ１０４　、１０６　）でナンプリン
グする九Ｗ）、単＝Ｕ［Ｔ〒パス・サイクルに対応する
時間期間の間、テスト装置を１丁テスト状態に切り換え
、 （ｅ）テスト装置がボッド・プロセツナ状態に戻るとき
に結果データを読み取って分析するため一連の動作を初
期化する。

ＵＵ〒バスの制御ラインがスタックされず、所望Ｏ論理
状態に駆動され得ることを確保するため、現に採用した
ＢＨ３ＴＨＥＴには、次のシーケンスを堆り込んである
。即ち、 （ａ）テスト装置はまずボッド・グロセツナ状態で動作
して、制御ラインの所望の状態をも九らすべきマイクロ
ブ關セッサの動作を初期化するか又は、その制御ライン
を所望の論理レベル（Ｏ又は１）に駆動する回路を使用
可能にする。

（１））　次にテスト装置扛、ステイミュラスを印加し
て（例えば第２図の制御ラッチ１１０で）制御ラインの
信号をナンプリングするため、単一パス・サイクルの間
ＵＵ！テスト状態に切シ換わる。

（Ｃ）そして、ボッド・プロセツナ状態に戻つ九時に、
テスト装置は、制御ツインが所望の論理レベルに駆動さ
れたかどうかを確認するため、記憶した制御ライン信号
を読み取る。

一連の連続するアドレス・コードによってアク竜スされ
るＵσテＲＯＭＲＯ各グループ又ハブ−ツクをテストす
るため、本発明の好ましい実施例は、（ボッド・プロセ
ツナ状態にある間に）評価されるべ＠　ＵＵＴ　ＲＯＭ
のブロックの連続するアドレスに記憶されたデータにア
クセスするために信号を定式化するテスト・ルーチンを
実行すべく、ボッド・プロセッサ状態とＵＵ’ｒテスト
状態との間で交互する。テスト装置がボッド・プロセッ
サ状態に戻る度毎に、アクセスされたデータは第１図の
駆動性レジスタ切又は第２図のデータ・ラッチ１０４か
ら読取られ、このデータは、　ＵＵＹ　ＲＯＭのそのプ
關ツクに記憶されるデータに個別に関連する最大１６ビ
ツト長ＯＩＩ！ランダムな２進シーケンスを発生するよ
うに処理される。この（１６進符号の）２進シーケンス
は、　ＲＯＭのブロックが十分に動作しているならば生
じるであろう１６進記号と比較され、ゴー又は非ゴーの
機能指示が、復号及び第１図の英数字ディスプレイ・エ
ニツ）９０上の表示のために。

メイン・フレーム・ユニット１００回路に結合される。

本発明の好ま′しい実施例において、上述の擬ツングム
の２進シーケンス又ａ　Ｆ　ＲＯＭ記号」は、まずＲＯ
Ｍのブロックから供給される記憶の各バイト内の対応ビ
ット記憶位置に記憶された２過信号セットに対し予備の
１６過記号を得るととによって、そして次に、単一の１
６過ＲＯＭ　を号を得ぺ〈当該予備の１６過記号を組み
合わせることによって得られる。よシ具体的に述べると
、当業者には周知であるように、擬うンダ五の２過シー
ケンスＸ　（ｎ）　Ｕ、下記式を運用することによる一
連の２過信号から得ることができる。

Ｘ−）；〒（！（０）■ｘ＜−−−＞■ｘ（ｎ−ｂ）■
、（ｎ−、）■ｘ（ｎ−４）■入力〕ここで、テは一つ
の位置金石へという巡回の回転を示し、■嬬排他的ＯＲ
演算を示し、ａ、ｂ、ｃ。

覆は、セラ）（１，１６）の異表る整数である０例えば
、コンピュータ業界で共通に使われ、０ＲＯ−１６シス
テム（１６ビツト巡目冗長チェック）として知られる成
る構成では、１６．１５及び２という選択された整数の
下で、上述の先行する４信号値よりはむしろ１ナイクル
あえ夛先行する３信号値を利用する。対照的に、アメリ
カ合衆国、カリフォルニア州、パロ　アルドのヒユーレ
ット　パラカード製の記号分析装置は、各ナイクル毎に
４個の信号値を採用し、ｌｆｉ　、　１２　、９及び７
という整数を使用する。

整数の組合せが上記数式での利用のために選択されるか
どうかに関わらず、仁のアルゴリズム社、＃１とんどメ
モリが必要とされずに排他的ＯＲの論理演算のみが必要
とされるので、本発明の装置が＋７ｔｒ７テスト状態と
ボッド・プロセッサ状態との間で切夛換わるときに容易
に実行される０本発ＩｊＩＯ好ましい実施例は、テスト
されるべきＲＯＭの各アドレスに順次アクセスし、記憶
データ・ワード中の各ヒツト記憶位置に対する１６ビツ
ト・ジ−タンスの並行処理を実行する。このシーケンス
は、導出された２進シーケンスのエレメントに順次アク
セスすることによって単一のジ−タンスに処理されＡ（
例えば、２番目の２過シーケンスの第１のエレメントが
最初の２進シーケンスの１６１）目のエレメントに続い
てアクスセされ）、従って、このアルゴリズムは、ＲＯ
Ｍ記号として（！６進の形で）利用される単一の１６ビ
ツト擬ランダム・シーケンスを与える。

本俺明の好ましい実施例は、ＵＵＴ　ＲＡＭ段のブーツ
クを評価するための比較的高速のテスト手続（以後、Ｒ
ＡＭ−８ＨＯＲＴ　Ｔ１ｅ８Ｔと呼ぶ、）と、よシ徹底
した、従って時間のかかる付萬的な手続（以後、ＲＡＭ
−ＬＯＮＧ　ＴＲ８Ｔと呼ぶ、）との両方を備える。

ＲＡＭ−８ＨＯＲＴＴ１ｅ８’ｒは、テスト装置がポン
ド・プロセッサ状態とＵＵ’ｒテスト状態との間で交互
する３個の分離した動作シーケンスを含む、これら３個
のテスト−・シーケンスの第１のものにおいて、テスト
装置は、所望のアドレス信号を定式化するボッド・プロ
セッサ状態であってデータ・ライン上に印加すべきステ
イミュラス（全て０又は全てｌ）を確立するものでのシ
ーケンスを実行するととくよって、ＲＡＭ記憶装置の各
バイトにデータが書き込まれ得ることを確認する。テス
ト装置はそれから００丁テスト状態に切り換わり、選択
ＲＡＭアドレスに該ステイミュラスを書込もうとし、ボ
ッド・プロセッサ状態に戻シ、そして、所望アドレス信
号がＵＵＴパスに印加されたことを確認する。テスト装
置は次に、適当なアドレス及び必要な制御信号を確立す
るためボッド・プロセッサ状態のマイクロプロセッサ回
路を順序化することによってダミ読取取に備え、そして
、そのアドレスのブータラ読取るため００丁テスト状態
に切換わる。このダｌ−読取シーケンスは、テストされ
るべきＲＡＭ記う 憶位置に全ての０又は全ての１が書込まれ良シーケンス
であって、ＵＵ？リセット・アドレス（ＭＯ−６８００
マイク謬プロセツサでは１６進アドレスのＩＦＦｙｙ　
）に対応するダミー読取アドレスが一般に使用されるも
のの間に印加された電圧までＵＵＴアドレス・パスのデ
ータ・リード線がチャージされた状１１に確実に維持さ
れないようにする。　ＵＵＴバスがディスチャージされ
、テスト装置がボッド・ブ曹セッサ状態にあるならば、
テストされるべきＵｎＴＲＡＭアドレスの貌龜動作を初
期化するシーケンスが実行され、テスト装置は、読取動
作をしてテスト装置のメモリ（即ち、第１図の駆動性レ
ジスタ槌又は第２図のデータ・ラッチ１０４　）へのそ
のアドレスのデータをラッテするＵＵＴテスト・モード
に切換わる。テスト装置がボンド・プロセッサ状態に戻
ると、ＲＡＭメモリの作用下のアドレスから読取られた
データをそのアドレスに先に書込んだデータと比較する
シーケンスが実行される。

もしもデータが同じならば、全ての０と全ての１の両方
が［７Ｕ’ｌ’　ＲＡＭ記憶装置の各及び全てのアドレ
スに書込み得ることを決定するため、上述のシーケンス
が繰シ返される。

本発明の実施例によって実行されるＲＡＭ−８ＨＯＲテ
Ｔ罠ＢＴＯ第２のテスト・シーケンスは、ＵＵ’ｒ　Ｒ
ＡＭ回路と［ｒＵＴバスとの間に延びるデータ・ライン
が互いに電気的に絶縁されていることを確認する。

テスト手続のこの部分の間、テスト装置は、ボッド・プ
ロセッサ状態とＵＵＴテスト状態との間て交互し、（ａ
）　４ｉ定ＨＵＴ　ＲＡＭアドレスの１ビツト記憶位置
を除いた全ビット記憶位置にゼａを書込もうとし、そし
て、（ｂ）　ＵＵＴ書込動作の間にそのアドレスに結合
されたデータ信号と同一であることを確実にするため、
選択Ｕ［ＴＴ　ＲＡＭアドレスに記憶された信号を読み
出す、もしもメモリから読出したデータがメモリに結合
したデータと対応するならば、ＲＡＭ記憶装置に書込ま
れ良信号は、１ビツト記憶位置を除いた全ビット記憶位
置が１を含むように補数をとられ、そしてプロセスが繰
り返される。

もしもこの信号が選択ＯＵＴ　ＲＡＭアドレスの記憶位
置に連続的に書込まれるならば、そのプロセスは、同じ
論理レベルをそのアドレスのもう一つのビット記憶位置
に記憶させることなしに、論理１及び論理Ｏの両方が選
択ＵＵＴ　ＲＡＭアドレスの各ビット記憶位置に書込ま
れ得ることを確認するまで続く。

実施例で採用し九ＲＡＭ−８ＨＯＲＴ　７１１！８Ｔ　
＋２）第３の部分においては、　ＵＵＴ回路内でのアド
レス復号エラーを検知するためにテスト手続が実行され
る。ここでは、実行されたシーケンスは、ＲＡＭアドレ
ス信号の全ビットが完全に復号されたかどうか、即ち、
１７０Ｖ　ＲＡＭ回路の一つの記憶位置への書込情報が
、同じ復号回路網を介してアクセスされる他のＨＵＴＲ
ＡＭ記憶位置（即ち、ＲＡＭ記憶装置の同じプσツク内
の記憶位置）の内容を変えないことを高度の信頼性をも
って決定する。これを達成するため、テスト装置は、順
次ボッド・プロセッサ状態とＵ［ｒＴテスト状態との間
で切り換わり、テストされるべきＵＵＴ　ＲＡＭ回路の
ブロック内の各シーケンシャルＲＡＭ記憶位置をアドレ
スすると共に、テスト装置がボッド・プロセッサ状態に
ある間に発生された擬ランダム・データ語をその記憶位
置に書込む、適当な擬ランダム・データ語は、例えば、
所定数のデータ・ビットによってアクセスされ得るアド
レスに対応する２進シーケンスをシフトし、その２進値
とアドレスとで排他的ＯＲ演算を実行し、そして必要な
ビット長のデータ語を得るためにその結果を裁断する、
という諸段階を経ることによって形成される。擬ランダ
ム・データ語を形成するために使われる方法とは関わり
なく、興味ＯＴ。

る全てのＵＵＴ　ＲＡＭアドレスにそのようなデータ語
を記憶するシーケンスが完了すると、テスト装置は、そ
のようなアドレスの各々に記憶されたデータを読み取り
、そして、それを、そのアドレスでの記憶用に発生した
データと比較する手続に進む。

もしもメモリから読出された信号０１個以上のビットが
、同じメモリ記憶位置に白妙たデータ信号Ｏ対応ビット
と異なるならば、どのビットが正しく復号されていない
かを容易に決定することができ、そして、適当に符号化
されたデジタル信号が、復号及び英数字ディスプレイ・
ユニットによる表示のためにメイン・フレーム・ユニッ
ト１０　Ｋ　結合される。

本発明の実施例ＯＲＡＭ−ＬＯＮＧ　Ｔｆ１８Ｔは、テ
ストされるべ＠　ｔｒｔｒＴＲＡＭのプ寵ツクの各アド
レスにデータが記憶され得ることを確認するシーケンス
と、ＲＡＭノソのブロックに接続するデータ・ラインが
互いに電気的に絶縁されてｈる（即ち、短絡してテスト
時間を要するという負担の下で最大のテスト能力をひき
出すために、ＲＡＭ−ＬＯＮＧ　ＴｌＣ３Ｔは、アドレ
ス復号エフ−を検知するためのルーチンを含む、即ち、 （ａ）テスト装置は、テストされるべきＲＡＭのブロッ
クの特定アドレスＫａｆｆｉ　００００　（１６進数）
を書込むためにマイクロプロセッサ回路弦を準備させる
ように１ボツド・プロセッサ状態で動作し、 （ｂ）　００００　（１６進数）ｔ−所定アドレスに書
込むためにＵ［Ｔ’！’テスト状態に切換わり、（Ｃ）
アドレス信号の１ビツトをトグルして新しい、即ちトグ
ルされたアドレスにシ？シｙｔ書込むため、ボッド・プ
ロ七ツす状態とＯＵＴテスト状態との間で順次進行し、
（ａ）原初のアドレスに記憶されたデータｔ−読出すた
め、ポンド・プロセラす状態ト ＵＵＴテスト状態との間で順次進行し、（ｅ）ボンド・
プロセッサ状態に戻り、そして、トグルされたビット記
憶位置に関して諌アドレス信号が完全に復号されていな
いことを示す任意の２進値１を再生データが含むかどう
かを決定する手続を進め、そして、もしも２進僅の１が
検知されないならば、 （ｆｌ　次のσＵτテスト期間の間に原始テスト・アド
レスに００００　（１１４数）ｔ−齋込むためにマイク
ロプロセッサ回路を備えさせる手続を進め、トグルされ
たアドレス信号Ｏ異なるビットに関して＋ｂ）乃至（ｆ
）のステクプ金繰り返し、 −）ＲＡＭのその特定ブロックに対して（即ち、ＲＡＭ
記憶装置にアクセスする連続アドレス信号のグループに
対して）全ての可能なアドレス組合せが発生するまで作
動を続ける。

付は加うるに、本発明の実施例で現に使用するＲＡＭ−
ＬＯＮＧ　ＴＥ８Ｔ　＃ｉ、テストされるべきＲＡＭ記
憶位置のブロック力「パターン・センタテイビテイ」を
示すかどうかを調べるテスト・ルーチンを含む。

コノパターン・センシティビティは、たと工、データ誇
工ｉ〒が記憶装置の関連バイトに連続的に書込まれるこ
とが可能であり、どのデータ・ラインが短絡しておらず
、そして何らのアドレス復号エラーも存在しないとして
も、データ・パターンが記憶データの１以上のビットに
特定のランダム・エラーを発生させるフォールト状ＩＩ
Ｉを示す。本発明に係る。テスト装置の実施例では、パ
ターン・センシテイビテイ・テストは、 （、）開始パターン（例えば全てゼロ）を確立するデー
タをＲＡＭメモリ空間に書込むため、ポンド・プロセッ
サ状態とσＵＴテスト状態との間で作動を続秒、 （ｔ＋）　ＲＡＭのブロックの第１のアドレスに記憶さ
れたデータ語にアクセスし、それがちの記憶場所に先に
書込まれたデータ語に対応することを確認し友後にその
ＲＡＭアドレスに異なるデータ＃全書込み、 （０）該記憶位置に先に記憶されたデータ語が変化して
いないことを確認してそのアドレスに新しいデータ語を
書込むため、 ＲＡＭアドレス信号を進め、そして、 （，１）その語がＲＡＭ段の全バイトに書込まれたとき
に、異なるデータ語を確立し、そして、全ての可能なデ
ータ語が各ＲＡＭ記憶位置に書込まれてしまうまでステ
ップ（１））乃至（ｄ）を繰り返す ことによって実行される。

本発明の好ましい実施例で使われるエカテストは、アク
セスされるアドレス位置にデータが書込まれ得るかどう
かを決定するためテスト装置が順次作動するという、Ｒ
ＡＭ−８ＨＯＲＴ　ＴＥＮＴ及びＲＡＭ−Ｉ、ＯＮＧ　
Ｔ１８８丁に関して上述した初期のテスト・シーケンス
と同様の態様で実行される。ただし、テストされるべき
特定工、ろレジスタに依存して、各々の及び全てのビッ
ト位置に２進の１又は０を連続的に書込めるようにして
もよいし、書込めなくてもよい０例えば、成る工、面レ
ジスタは、該レジスタヘデータ１ｌｌＩＹｔ書込むとい
う試みに完全に応答するけれども、別Ｏエカレジスタに
データを書込むという試みは、データ語の１ビツトのみ
を記憶するという結果に終わることがある。゛従って、
本発明で導入されるエカテストにおいては、テスト装置
はボッド幸プロセッサ状態において、テストされるべ＠
　ＯＵＴ工、ろレジスタにアクセスするアドレス信号を
確立するため、そして、テストされるべきいの書込応答
ビット位置に対応するビット位置に全て０又は全て１の
どちらかを具備するデジタル符号化信号を確立するため
、順次動作する。

テスト装置はそれから凹Ｔテスト状態に切り換わシ、ア
ドレス及びデータ信号を印加し、そして、ボッド・プロ
セッサ状態に戻る。　ＲＡＭ記憶位置をテストする丸め
の手続に関して説明した方法でダミー読取動作を定式化
して実行した後、テスト装置は、テストされるべきＵ［
）Ｔ工ｈアドレスで読取動作を定式化して実行し、その
プロセスハ、書込応答性として特定されるその特定ＶＯ
レジスタの全ビット位置に１及び００両方を書込み得る
ことを確実にするため繰り返される。

上記説明で例示したように、上述の機能テストの各々を
実行するため本発明の実施例は、−組のテスト・ディス
クリブタを必要とする。各テスト・ディスクリブタは評
価されるべき回路プレツタのタイプ（ＲＡＭ、、　ＲＯ
Ｍ、　　Ｉｌｏ　）、ｌＴｌ７７メモリのその特定ブロ
ックに対する開始及び終了アドレス、及び（もしもＲＯ
Ｍのブロックがテストされるべきであるならば）　ＲＯ
Ｍ記号又は（もしも工りがテストされるべきであるなら
ば）書込応答ビットを特定する。これらのテスト・ディ
スクリブタは集合的に、ＵＵτメモリ空間で形成されて
いる利用を規足する。４１定のｆｆＵテに適用され得る
ディスクリブタの集合をＴＡＵＴメモリ・マツプと瞠ぶ
ことにする・マイクｐプロセッサΦペースのアセンブリ
又はシステムに対するメモリ・マツプを精密に決定する
ために必要とされるドキエメ／テーシ■ン及び時間は、
常に思う１１に用い得るものではない、ということは、
当業者により容易に認識されるだろう、更に、広範囲に
亘る異種のマイクロプロセッサ・ペースのアセンブリを
修理しようとするフィールド・サービス作業のような分
野では、テストされるべき各アセンブリ又はシステムに
対するメモリ・マツプを得ることに含まれる時間及び努
力は、高くつくだろう０次の段落で説明するように、本
発明のテスト装置社、テスト・セットの使用者が、採用
されているマイクロプロセッサのタイプ以外に、テスト
されるべきユニットについて何らの知識も持たないよう
な場合も含めて、事実上あらゆる状況及び条件下での使
用に適合するように構成される。

まず、詳細なドキュメンテーシ層ンの得うれる場合につ
いて説明するが、メイン・フレーム・ユニット１０はそ
れ自体、キーボード圀から命令を受信するようにプログ
ラムされ、また、英数字ディスプレイ・ユニり）９０に
情報を表示するようにプログラムされていることが想起
されるべきである。

更に、第１図に関連してｄｌＭしたように、メイン・フ
レーム・ユニット１０　ｆｌ　、テスト・ルーチンを収
容できるマス・メモリ・ユニット８２ｔ−含み、該テス
ト・ルーチンは、テープ若しくはディスクからマス・メ
モリ・ユニット＆に読込まれるが、又はメイン・フレー
ム・キーボード聞の操作によりシステムにプログラムさ
れる。本発明０実施例でいつでも、テスト・ディスクリ
ブタに対しテスト・セット・オペレータに質問ヲ発し又
Ｆｉ該オペレータを促すように、及びオペレータがその
ように選択する場合には、テスト装置のメモリに収容さ
れたテスト・ディスクリブタが選択されるように、プロ
グラムされている０例えば、ＲＡＭ−８ＨＯＲＴ　ＴＫ
ＳＴが選択されると、本発明実施例は、テスト・セット
のオペレータが評価しようと願うＲＡＭ段のブロックの
開始アドレスを入力するように該オペレータを促すため
、ｒ　ＲＡＭ−８ＨＯＲＴ　ＡＴ・・−・」というメツ
セージを表示する。もしもオペレータが応答してキーメ
ート閏からアドレスを入力すると、メイン・７レーム・
ユニット１０内ノマイクロプロセツサ・システムは、鉤
査すべきＲＡＭのブロックの最後のアドレスのエントリ
ーを要求し続ける。他方、テスト・セットのオペレータ
が゛、テスト装置内に収容されたテスト・ディスクリブ
タにおけるテスト・ルーチンを実行することを選択する
ならば、該オペレータは、初期アドレスを入力すること
なＬＯ実行をシステムに命令し、メイン・フレーム・エ
ニン）１０Ｔ２）マイクロプロセッサ・システムは、第
１０記憶されたＲＡＭテスト・ディスクリブタにアクセ
スし続ける。

、掌発明のテスト装置が、マイクロプロセッサ・ベース
のアセンブリ又はシステムに対するメモリ・マツプに先
にアクセスすることなしに、該アセンブリ又はシステム
を機能的にテストすることに備える態様に戻って、使用
手続は、本質において基本的に発見的であり、そして、
マイクロプロセッサ・ベースのアセンブリ及びシステム
の設計で使われる共通のブラクティス及び慣習に関して
種々の公準及び仮定に基づいている、ということがまず
認識されなければならない。

＄１に、全てのマイクロプロセッサ・ベースのを含む、
即ち、本発明によって使用されるテスト・ルーチン（以
後、ＬＫＡＲＮ　ｅ−ド動作と呼ぶ、）は、ＲＡＭｌＲ
ＯＭ及びｒｌｏの各個別のブロックに対でこれらエレメ
ントを認識しなければならない。

本発明の好ましい実施例のＬＥＡＲＮモードにおいて、
不使用アドレスは不在（ｎｏｎｅｘｉｓｔｅｎｔ　）メ
モリと呼ばれ、ＬＥＡＲＮモードのＲＯＭ　、　ＲＡＭ
又は工りに遭遇しない連続するアドレスのグループは、
不在メモリ・ブロックと呼ばれる。

半分より少ないアドレス・コードが要求される状況にお
いて当業者が認識できるように、１本以上の有効アドレ
ス・ラインを使用しないことが、マイクロプロセッサの
設計上の共通プラクテイスである。この場合に、もしも
不使用ラインが、ＲＡＭ％ＲＯＭＸｔｌｊその他の論理
デバイスを選択的に使用可能及び使用不能にする所１１
１「チップ選択」熊 と呼ばれる異なる機態のために使用されないなら４（ げ、不刹用ラインは、アドレス信号に「ビット・ケア」
ビットを構成し、そのアドレス信号においてマイクロプ
ロセッサ・ベースのアセンブリ又はシステムの同じエレ
メントは、その特定ビットの論理状態に拘わらずアクセ
スされるだろう。この状況を「エイリアシング（ａｌｌ
ａｓｉ■）」ト呼フ。２つのアドレス・コードがＲＡＭ
若しく　ＦｉＲＯＭ段の１バイト又は、単一の１乃レジ
スタと関連しているので、このような呼び方が使われる
０例えば、もシモ１６ビツト・アドレス信号の最上位ビ
ットカ使用されないならば、ゼロと３２．７６７の間に
あるｎに等しいｌＯ進値を具備するアドレスは、ｎ＋：
１Ｑ７６８というアドレスによって別名（ａｌｉａｓ）
される。

後でより詳細に説明するように、本発明の実施例のＬＥ
ＡＲＮモードで使用されるシーケンスは、ＩＪＡＲＮモ
ード動作中に経験的に導出されるメモリ・マツプのテス
ト・ディスクリブタの数を最少にするように、エイリア
スされ九アドレスを検知すべく確立される。この最少化
により、テスト装置の必要な記憶容量を減少させること
ができ、また、経験的に導出されたメモリ・マツプが同
じタイプノマイクロプロセッサ・ペースのアセンブリ又
はシステムの機能テストに使用される場合に必要とされ
るテスト時間を減少させることができる。つまり、本発
明に係るテスト装置は、ＲＡＭ、　ＲＯＭ及びＶＯの多
数のブロックを含む比較的複雑なマイクロプロセッサ・
ペースのシステムと共に使用できるから、もしもエイリ
アシングが検知されないならば生じるであろう冗長テス
ト・ディスクリブタを除去することを期待できる。例え
ば、本発明の実施例は、１００個のテスト・ディスクリ
ブタのための記憶装置（即ち、メイン・フレーム・ユニ
ット１０のマス・メモリ・ユニット８２中に）具備し、
テスト能力は、ＬＩＡＲＭモードで展開されたメモリ・
マツプ力、エイリアスされたアドレスのほとんどを収容
するならば、減少するだろう０本発明の■ テスト手続がＲＯＭ％ＲＡＭ及びＶＯの実際の及びエイ
リアスされたアドレスの両方で導入される場合かである
。

通常のマイクロプロセッサ・ペース・システムの上述の
特性、ＬＦｉＡＲＮモードにおいて本発明により経験的
に導入されるメモリ・マツプの最小化の要求、及び合理
的な時間でＬｍ！１ＡＲＮモードを実行する要求に関し
て、本発明の実施例は、興味の対象であるマイクロプロ
セッサ−ベースのアセンブリ又はシステムの各アドレス
・コードを供給すると共に、各特定アドレスにデータを
書込む試みが全る記憶ピッド数より少ないビットに書込
み得るカゝ（即ち、アドレスが部分的に書込応答性であ
るか）どうか、又はデータがそのアドレスのどのビット
にも書込めない（即ち、アドレスが続出専用である）か
どうかを決定するため、ボンド・プロセッサ状態とＵＵ
Ｔテスト状態との間でＬＥＡＲＮモードを実行すべく構
成しである。テスト装置ｔ′１ＬＥＡＲＮモードを通っ
て動作を続けるので、要するに各アト。

レスにおける結果は、 （ａ）もしも各アドレスが全体的に書込応答性であり、
且つもしも各アドレスが異なるメモリ記憶位置にあるな
らば（即ち、 ＲＡＭのサブブロックの任意のアドレスにデーターを誉
込むことが該サブブロックの別のアドレスに記憶された
データ１１１ｔ変更しないように、アドレスが完全に復
号される。）該サブブロックとして８個の連続アドレス
からなるーグループを分類し、 （１＋）もしも各アドレスが読出専用であり、及ヒモし
も、（１）物理的アドレス・ライン（アドレス増分が１
であるときにはアドレス・ライン０乃至５）のどれもが
ト°ンハ、ＲＯＭのサブブロックとして６４１１ｉｌの
連続するアドレスからなるーグループを分類し・ （Ｃ）部分的に書込応答性であるか全体的に書込応答性
であるかのどちらかである各アドレスであって、ＲＡＭ
のサブブロック内にあることの判定条件ｆｔｆｋたしそ
こなったものを工、ろのサブ・ブロックとして分類し、
そして、 ■ （ａ）　ＲＡＩＩＩ％ＲＯＭ又ＩＩ′１−１２而のサブ
ブロックに含まれない全てのアドレＸ　１ｒ：Ｎ０ＮＥ
Ｘ工ｓＴｔＷＮ７とし工分類する ために、先のアドレスの結果と比較される。

付は加うるに、本発明の実施例はまた、ＩＪＡＲＮモー
ドの各ＲＡＭサブブロック及びＲＯＭ０Ｍサブブロクび
に、ＲＡＭ及びＲＯＭのサブブロックが少なくとも一個
の連続アドレスにまたがる状態の両方は、実質的には一
般的なマイクロプロセッサ・システムの設計プラクテイ
スに反映すると共に、結果的なメ４す・マツプの精度Ｖ
Ｃハとんど犠牲を生じることな（ＬＥＡＲＮモードの実
行に対し必要な時間を大幅に減少する。つまｐ１本発明
のテスト装置がＬＥＡＲＮモードで動作するときに経験
的に導出されルメモリ・マツプは、全ての可能性におい
て、テストされるべきアセンブリ又はシステムの実際の
メモリ・１ツブに正確に対応するわけではないが、その
導出されたメモリ・マツプは、マイクロプロセッサ・ペ
ースのシステム又はアセンブリの高度に信頼できる機能
テストをもたらすに十分な根精確であることが発見され
た。即ち、ＬＥＡＲＮモードは、精確なメモリ・マツプ
の展開及びテスト装置（即チ、第１図のメイン・フレー
ム・ユニットＩＯ）の適当なプログラミングを保証しな
い個数のマイクロプロセッサ・ペースのアセンブリ及ヒ
システムで機能テストが実行されることを許容し、そし
てまた、精確なメモリ・マツプ又は詳細なテスト・プロ
グラムが利用可能である時点よりも先に、比較的複雑な
マイクロプロセッサ・ペースのシステムのテストを許容
する。

最小サイズの経験的に導出されるメモリ・マツプを形成
するため、本発明の実施例のＬＦ！ＡＲＭモードで採用
したシーケンスは、エイリアシングのためにＲＡＭ％Ｒ
ＯＭ及び工りの各サブブロックをテスト装、該シーダン
スハ、該サブブロックのエイリアスサれたビットを示す
そのす７’　７’　ａ　ｙ　りｔ／Ｃ対ｆるテスト・デ
ィスクリブタに１６進のエイリアシング グ・インＪＭ岬ケータを加える。（例えば、数値３００
０のエイリアシング・インジケータは、ｎのアドレスが
ｎ＋４，０９６、ｎ＋８，１９２及びｎ＋１２，２８８
のエイリアスされたアドレスを具備するように１３番目
及び１４＃ｉ目のビットがエイリアスこれることを示す
、）本発明の実施例においては、エイリアシング・イン
ジケータは、テスト装置がサブブロックとしてＲＯＭ　
、　ＲＡＭ又＃−ｊ　Ｉｌｏ　ｔ−分類するや否や導出
される。サブブロックのテスト・ディスクリブタは、ア
ドレス空間で隣接位［を占める、同じ性質のサブブロッ
クを組合わせるため、そして、該エイリアシング・イン
ジケータに基づき、エイリアスされたサブブロックを除
去するため、ＬＥＡＲＮモード・ノーケンスの先の部分
の間に決定されたすブブロツク・テスト・ディスクリブ
タと比較される。より具体的には、　ＩＪＡＲＮモード
で採用されたシーケンスがＲＯＭのサブブロックを検知
すると、テスト装［は、４個のサブブロック・アドレス
の各々に記憶されたデータを読取るべく順序付けられ、
他方、劇以上有効係数（即ち、アドレス信号の第７乃至
最上位ビット）を示すシステム・アドレス・コードの各
ビットに供給される信号を、論理１と論理Ｏとの間に交
互に切り換える。６個Ｏサブブロック・アドレスの各々
で読取られた２つのデータ酸が、アドレス信号の特定ビ
ットがトグルされる際に同一であれば、そのトグルされ
たアドレス・ビットはエイリアスされ、そして、ＲＯＭ
の対象サブブロックのエイリアシング・インジケータは
、それに従って確立、修正される。

ｆププクツクがＲＡＭと分類されると、エイリアシング
・インジケータは、次の諸ステップによって導出される
。

（、）特定のデータ語（例えば全てゼロ）をＲＡＭ０’
ｔのサブブロック内の一つの記憶位置（例えば、アドレ
ス・コードの下位６ビツトがゼロである記憶位置）に誓
込み、 （ｂ）６４以上の有効係数（即ち、アドレス・コードの
第７乃至最上位ビット）を示すアドレス・ビットの１つ
をトグルし、そして、そのトグルされたアドレスにステ
ップ（ａ）で使用した信号の補数（例えば’ＦＦＰＩＦ
）ｔ−書込み、 （Ｃ）オリジナルのデータ語が未だＲＡＭ　Ｏサブブロ
ックに記憶されているがどうかを検知することによって
、トグルされたアドレス・ビットのエイリアシングを決
定するため、オリジナルの又はトグルされていないアド
レスに記憶されたデータを読取り、そして、 （ａ）第７上位ビットと最上位ビットとの閏の全アドレ
ス・ビットに対しステップ（、）乃至（Ｃ）　ｔｌ−繰
り返す。

工りのサブブロックのエイリアシング・インジケータ全
決定するために使われる手続は、対象トスルマイクロプ
ロセッサ・ベースのアセンブリ又そのマイクロプロセッ
サ回路によって採用される基本的なアドレス増分に依存
する。例えば、先に述へｆｔ　ＭＧＩ−６８００−ｙ’
　ハイスでは、基本的なアドレス増分＃′ｉ１であり、
アメリカ合衆国、テキサス州、ダラスのテキサス　イン
スッルメント社によってｍ造ｌｉ、９９００のようなそ
の他のマイクキプロセッサ・デバイスでは、基本的なア
ドレス増分は２であり、それ故、′そのようなデバイス
で４、実質的に、メモリの１ワードの半分のアドレスを
許容する。アドレス増分が１．２又はそれ以上であるか
どうかに拘わらず、工りのサブブロックとして分類され
る各アドレスに対するエイリアシング・インジケータを
決定すべく本発明の実施例で利用ｆ　４　ＬＩＩｆＡＲ
Ｍモード・シーケンスは、トグルされ友アドレス・ビッ
トが基本的なアドレス増分の２倍（例えば、２番目、３
番目又はそれに続くアドレス・ビット）でスタートして
最上位アドレス・ビットに至る、という点を除いて、Ｒ
ＡＭのサブブロックに対するエイリアシング・インジケ
ータ全決定する際に利用されるものと＃１とんど同一の
テスト・シー）ｌｙｘを含む、そのケースｔ’ｊ、ＲＡ
Ｍ１ｌＤサププｐツクのエイリアシング・インジケータ
を決定する手続中にあるので、もしもアドレス・ビット
をトグルすることが、工、ろアドレスに記憶されたデー
タに変化をもたらす）らば、皺アドレス信号のその特定
ビットはエイリアスされ、Ｉｌｏの諌すフブロックに対
するテスト・ディスクリブタがそれに応じて確立される
。

ＬＩＣＡＲＮモードでの動作が初期化される度毎に、対
象のアドレス領域内にある全テスト・ディスクリブタ及
びエイリアシング・インジケータは、テスト装置によっ
て検知された第１サブプ■ツクに対するテスト・ディス
クリブタがメモリ中に入れられる前に、テスト装置のメ
モリ・マツプから除去される。もしも、次に検知された
サブブロックがタイプ及びエイリアシングに関して同一
であるならば、そしてもしも、その下位アドレスが、現
在のＬＥＡＲＮ動作中にテスト装置のメ４りに記憶され
たテスト・ディスクリブタの上位アドレスより大きいア
ドレス・ユニットであるならば、２つのサブブロックは
組み合わせられる。例えば、特定Ｏ−ｑ　イクロプ０セ
ッサ・ベースのシステムテ検知された第１のサブブロッ
クに対するテスト・ディスクリブタがｒ　０００００３
１Ｆ　ＲＯＭ　２０００　ｘｘｘｘ　Ｊ　（即５アドレ
スコードＯ乃至間のＲＯＭ０６４バイトであり、鋏アド
レス信号のｗＪ１４番目の上位ビットはエイリアスされ
、ｒ　ｘｘｘｘ　Ｊ　１１１６進のＲＯＭ記号を示し、
該１’ｊＯＭ記号は、全メ一り・マツプが定式化されて
しまうまで決定されない、）であり、そして、ＩＴｊＡ
ＲＮモート°中に検知された第２のサブブロックに対す
るテスト・ディスクリブタがｒ　００４０００７ｙ　Ｒ
ＯＭ２０００　ｘｘｘｘ　Ｊであるならば、２つのテス
ト・ディスクリブタは、組み合わせられ、　ｒ　０００
０００７ＦＲＯＭ　２０００　ｘｘｘｘ　Ｊ　′ｆｒ与
える・テスト装置は対象のマイクロプロセッサ・ベース
のシステム又はアセンプリのアドレス空間に亘って願次
作動するので、２つのテスト・ディスクリブタがアドレ
ス空間の共通セグメントを含み、一方のテスト・ディス
クリブタのエイリアスされたビットが他方のテスト・デ
ィスクリブタのエイリアスされたビットのサブセットで
ある、というような状況に遭遇することがある。そのよ
うな状況では、本発明の実施例は、そのテスト・ディス
クリブタを少数のエイリアスされたビットとともに留保
すると共に、他のディスクリブタによって規定されるア
ドレス空間のセグメントを除去するためより高位のエイ
リアシング・インジケータでディスクリブタｔＳ正する
。付は加うるに、新しく検知すれたサブブロックのアド
レス識別子を除いて、エイリアシング・インジケータ及
びその他の全エレメントが、メモリ・マツプ中に既に含
まれるサブブロックに対応するならば、本発明に係るテ
スト装置の実施例は、メモリ・マツプの最下位アートレ
スでそのサブブロックを保留するようにプログラムされ
る。

ＩｆｅＡＲＮモードにおけるメモリ・マツプの形成の間
にテスト・ディスクリブタを組み合わせる上述のテスト
は、最少限度数のテスト・ディスクリブタを含む正確な
メ毫す・マツプを形成するという目的の観点で経験的に
発展してきたものである。

特に、上記した判定条件はしばしば、導出されたメ４１
Ｊ・マツプから１個又はそれ以上のエイリアスされたメ
モリ・サブブロックを増り除き損なうけれども、チップ
選択ラインとして利用される１本のアドレス・ラインに
よって制御されるメモリ・サブブロックの比較的信頼で
きる検知が、行なわれる。

Ｉ、ＥＡＲＮモードのテスト・ディスクリブタの全てが
上述のようにして検知され、組み合わせられると、テス
ト装置は、各ＲＯＭ記憶段に順次アクセスすると共に本
発明の実施例のＲＯＭ　ＴＥＮＴに関して説明した態様
で１６道ＲＯＭ記号を計算することによって、ＲＯＭの
各ブロックに対するＲＯＭ記号を決定する。得られたメ
モリ・マツプが完全でおるならば、本発明に係るテスト
装置は、　ＬＦｆムＲＮモードの１％ｌ１ｌＫ質ｔｌＪ
１されたマイクロプロセッサ・ベースノシステム又はア
セ／プリと同じ構造を備えるユニットについて、先に説
明した機能テストのどれか及び全部を実行するために利
用できる。

！１図に関して説明したように、本発明の実施例は、テ
スト装置がＵＵＴテスト状態に切り換わり、且つ有効デ
ータ信号が利用可能である（又はアドレス有効信号がマ
イクロプロセッサＣから供給されている）度毎に、選択
回路節点で論理レベルをサンプルする（又は所望の信号
を注入する）ため紋テスト装置と同期して動作するプロ
ーブ制御及び御１定ユニツ）９２並びにプローブ・ユニ
ット９４ヲ含む。

第３図を参照すると、監視する回路節点が高論理レベル
、低論理レベル若しくは不当論理レベルにあるか、又は
これら３つの状態の組合せの間で切り換わっているかど
うかを示す、本発明の実施例で採用したプローブ構成の
部分は、抵抗１６４を介して電極１６２に接続する大刀
を具備するバッファー・アンプ１６０を含む。電ｆｆｌ
　１６２　Ｆｉ、監視する同経節点と接触するためのプ
ローブ・ユニ７）％（第１図）の先端に含まれている。

回路アースとバッファー・アンプ１６００Å力端子との
間Ｋｍ続した抵抗１６５１１１、バッファー・アンプ１
６０へ供給される信号の振幅を制御する分圧器を構成す
る。

第３図に示したように、バッファー・アンプ１６０の出
力端子は、第１の電圧比較器１６６０人カ端子と、第２
の電圧比較器１６８の入力端子とに接続する。電圧比較
器１６６及び同１６ｇのもう一方の入力端子は、それぞ
れ、基準電圧Ｖ及びｖＬＫ！ｊｌ！続する、この基準電
圧は、テストされるマイクロプロセッサ・ペースのシス
テムで採用される論理回路のタイプに対する受容可能な
高及び低のしきい値電圧に対応する。この構成では、比
較器１６６　Ｆｉ、プローブ電１ｉｉ　１６２での信号
レベルが高論理信号に対するしきい値を越えるときには
何時でも、Ｄ型うッテ回路１７００Å力端子及び選択ユ
ニット１７２の一方の入力端子に高論理信号を供給する
。同様に、比較器１６８は、プローブ電極１６２の信号
レベルが低論理信号に対するしきい値を越えるときには
いつでも、Ｄ型ラッチ回路１７４０入力端子及び選択ユ
ニットの第２の入力端子に高論理信号を供給する。

ラッチ回路１７０及び同１７４Ｉｆｉ、インターフェー
ス・レジスタ１７８によって制御される第２の選択ユニ
ット１７６から＾される信号によってクロックされる。

インターフェース・レジスタ１７８　Ｉ／ｉメイン・フ
レーム・エニツ）　１０（Ｄ４Ｎ号ハＸ７７　（第１図
）ニ接続し、メインやフレーム・ユニット１０　（Ｄ　
ｌ　モリ中に記憶されたテスト・シーケンス又は第１図
のキーボード簡の操作のどちらかによって供給される信
号を受信する。どちらの場合にも、インターフェース・
レジスタ１７８：Ａ；Ｊ択エニツ）１７２及び同１７６
を起動すると、第３図に示した回路構成は、先に述べた
同期モードで動作する。即ち、タイミング制御及びプロ
ーブ同期エニツ）５４からのタイミング信号が、選択ユ
ニット１７６を介してラッチ（ロ）路１７０及び同１７
４のクロック入力に供給され、ラッチ回路１７０及び同
１７４のｑ出力端子に形成される信号は、選択ユニット
１７２によって再トリガ可能な単安定マルチバイブレー
タ１８０及び同１８２の入力端子に供給される。他方、
図示の回路が同期モードで動作しない場合には、ラッチ
回路１７０及び同１７４＃ｉ利用されず、選択エニツ）
　１７！は、再トリガ可能の単安定マルチバイブレータ
１８０及び同１８２の入力端子に比較器１６６及び同１
６８の出力端子をそれぞれ接続する。

第３図の構成について説明を続けると、再トリガ可能な
単安定マルチバイブレータ１８００Å力端子及び出力端
子は、ＯＲゲート１８４０入力端子に接続し、単安定マ
ルチバイブレータ１８２の入力端子及び出力端子は同様
に、ＯＲゲート１８６の入力端子に接続する。第３図に
示したように、ＯＲゲート１８４及び同１８６の出力端
子はそれぞれ、ＡＮＤゲート１８８及び同１９０の第１
入力端子に接続し、該ムＮＤゲート１８８及び同１９０
の出力端子は、（第３図には発光ダイオードとして示し
た）インジケータ％及び商運に接続する。

こ、の構成において、単安定マルチバイブレータ１８０
及び同１８２ｔｉ、テストされるマイクＵプロセれるク
ロック信号の同期よりも長いトリガ期間Ｔを提供する。

即ち単安定マルチバイブレータ１８０及ヒｌ１ｆｌ１８
２ｔｌ、実質的にはパルス・ストレッチャーとして機能
し、従って、単安定マルチバイブレータ１８０Ｆｉ、電
極１６２での信号が高論理レベルに対する受容可能な電
圧しきい値よりも大きいならばＡＮＤゲート１８８に論
理高の信号を供給し、単安定マルチバイブレータ１８２
Ｉ／′ｉ、電極１６２での電圧がテストされるシステム
の論理低信号に対するしきい値電圧より低いならば、Ａ
ＮＤゲート１９０に供給する信号を高論理に維持する。

更に、マルテノ（イブレータのトリガ期間Ｔが、ＵＵＴ
テスト状態でのいくつかの動作を有効にし、もって多数
の信号パルス１＆：ラッチ回路１７０及び同１７４のク
ロック端子に供給するために、テスト装置に必要な時間
よりも十分に長くしであるので、両単安定マルチノ（イ
ブレータ１８０及び１１１１１８２は、関連ＡＮＤゲー
トに論理高信号を供給することが可能である。即ち、も
しも、電極１６２での信号の電位が、テスト装置かＵＩ
ＴＴテスト状態にある時間期間の１個以上に亘って論理
高のしきい値を越え、且つ、テスト装置がＵＵＴテスト
状態にある時間期間の１個以上に亘って論理低のしきい
値より下にあるならば、　ＯＲゲート１８４及び同１８
６０両方は、論理高の信号音供給するだろう。

第３図を続けて説明すると、ＡＮＤゲー）　１８８及び
同１９０の第２入力端子の両方は、トリガ期間Ｔ／２を
具備する単安定マルチノ（イブレータ１９２の４出力端
子に接続する。該単安定マルチ・（イブレータ１９２の
ｑ出力は、トリガ期間Ｔを示す単安定マルチバイブレー
タ１９４をクロックするように接続しである。この回路
を完成させるため、負論理両 ＮＡＮＤゲー）　１９６　（その人力重子は、選択ユニ
ット１７２を介して、比較器１６６及び同１６８から供
給される信号を受信するように接続しである。）からの
出力信号は、フィルタ回路網１９８の入力に接続する。

フィルタ回路網１９８の出力端子は、　ＡＮＤゲー）　
２００の一方の入力端子に接続し、該ＡＮＤゲートの出
力端子ハ、クロック・マルチバイブレータ１９２に接続
し、その他方の入力端子は、単安定マルチバイブレータ
１９４のＱ出力端子に接続する。

この構成において、負論理ＮＡＮＤゲート１９６は、電
極１６２における信号が不当論理レベルであるときには
いつでも、フィルタ回路網１９８に論理高の信号を供給
する。フィルタ回路網１９８Ｆｉ、対象システムの受容
可能＋７　ｊット内の信号変移がＡＮＤゲート２００に
結合されないようにするロー・パス伝達特性を示す。即
ち、もしも受容可能なシステム変移時間を越える時間の
間に不当論理レベルが電極１６２に現われると、単安定
マルチノ（イブレータ１９２はトリガされ、単安定マル
チＩ（イブレータ１９４　’ｋ　）リガする。単安定マ
ルチ・（イブレータ１９２の益出力はＡＮＤゲート１８
８及び同１９０を使用不能Ｋ　するから、インジケータ
％及び同９８＃′ｉ、この間給電されない。ただし、単
安定マルテノ（イブレータ１９４の信号時間は単安定マ
ルデノ（イブレータ１９２のそれのおよそ２倍であるか
ら、ＡＮＤゲート１８８及び同１９０は、不当信号レベ
ルが電極に現わねるときには伺時でも、およそＴ／／！
に等しい時間の間順次使用可能にされ、使用不能にされ
る。

上述の説明から、インジケータ％及び同郭は、監視する
回路節点で生じ得る種々の状態の視覚的な指示を与える
べく給電されることが判るだろう。

つまシ、インジケータ％又は同郭が連続的に給電される
と、対応論理レベルの信号電位が電極１６２で検知され
る。電極１６２での信号が、監視される各ＵＵＴテスト
状態の間に高レベルにあると、インジケータ％は、定常
的な指示を出力し、もしも監視される節点での論理信号
が各ＵＵＴテスト状態の間に低であるならば、インジケ
ータ郭が給電され、もしも監視期間の関に高論理レベル
と低論理レベルの両方が検知されるならば、両方のイン
ジケータ％、９８が給電される。付は加うるに、単安定
マルチバイブレータ１９２及び同１９４の上述の動作ニ
よシ、給電中のインジケータ％及び同９８は、有効論理
信号と不当論理信号の両方が検知された場合には点滅す
るだろう。即ち、テスト装置がＵＵＴテスト状態に順序
付けられている時の異なる期間の関に論理高信号レベル
と不当論理信号レベルの両方が存在する場合には、イン
ジケータ％は、給電及び遮断を交互される。同様に、イ
ンジケータ％は、監視節点で論理低レベルと不当信号レ
ベルの両方が検知される場合Ｋ、給電及び遮断を交互さ
れる。インジケータ％及び同郭は、グローブが監視回路
節点と接触している時の異なる期間に３種類全ての論理
状態が発生する場合には、互いに一致して点滅する。

上述の論理レベル指示を与えることに加えて、第３図の
回路は、カウンタ回路２０２と、記号分析に供されるタ
イプの通常の擬ランダム２進シーケンス発生器２０４と
を含む。第３図に示したように擬ランダム２進シーケン
ス発生器２０４０入力端子とカウンタ回路２０２のり四
ツク端子は、電極１６２の電位が高論理信号に対するし
きい値電圧を越えるときＫはいつでも、高論理信号を受
信するように接続しである。カウンタ回路２０２は通常
の事象カウンタとして機能し、該カウンタ回路２０２　
／ｒｉ、グローブが対象回路節点と接触している間に生
じる正変移の数を示すレジスタ２０８に信号を供給する
。レシスタハメイン・フレーム・エニツ）ＩＯノ信号バ
ス？’ｌＫ接続するから、この情報は、英数字ディスプ
レイ・ユニット９０に表示することができ、ｔた、メイ
ン・フレーム・ユニット１０中のメモリＫｊ１５ＵＦさ
れたプログラム化テスト・シーケンスで利用することも
できる。

擬ツンダム２進シーケンス発生器２０４は、タイ４ ンンダ制御及びプローブ周期エニツ）５４から供給され
る信号によってクロックされるから、第３図の構成ハ、
テスト・セットのオペレータが開始及び停止の信号を与
えることを必要とせずに、同期した記号分析を可能にす
る。例えば１本発明の好ｔ　ｔ、、ｈ実ｍ例では、メイ
ン・フレーム・ユニット１０内のマイクルプロセッサ・
システムは、例工ばｆ’）タルＲＡＭ　信号、一連の［
ウオーキング・ゼロ（ｗａｌｋｉｎｇ　ｚｅｒｏｅｓ月
及び種々のトグルド・データ信号のような種々のステイ
ミュラスを発生するようにプログラムされ、構成される
。即ち、メイン・７レーム・ユニットｌＯは、テスト・
セットのオペレータが適当な回路節点にプ四−プを位置
決めするように指示された後、擬ランダム２進シーケン
ス発生器２０４を自動的にリセットして所望のシステム
・ステイミュラスを供給するようにプログラムされる。

そのようなシーケンスの結末において、擬ランダム２進
シーケンス発生器２０４によって形成される記号は、英
数字ディスプレイ・ユニット匍での表示のため、又はメ
イン・フレーム・為ニラ）ＩＯＫ記憶されたプログラム
の一つの１ｌｉｃ　！勺更に分析するため、インターフ
ェース・レジスタ２１０で利用される。

付は加うるに、第３図の構成はまた、ＯＲゲー４１８４
及び同１８６によって形成される信号管受信し、もって
、監視論理信号を表わす信号をデータ信号としてメイン
・フレーム・ユニット１０に結合する論理信号を注入す
るためにテスト装置のプローブを利用することを許容す
る部分は、テスト・プ四プの電極１６２を高論理状態に
駆動するＰＮＰ　）ランジスタ２１４と、該テスト・プ
ループの電極１６２　ｔ−低論理状態に駆動するＮＰＮ
　）ランジスタ２１６を含む。よル具体的には、第３図
の構成において、テスト・プローブの電極１６２は、保
匪ダイオード２１８　ヲ介してトランジスタ２１４のコ
レクタに接続し、第２の保護ダイオード２２０を介して
トランジスタ２１６のコレクタに接続する。トランジス
タ２１４及び同２１６の工電ツタはそれぞれ、正電圧及
び負電圧に接続し、コンデンサ２２２及び２２４は、回
路アースとトランジスタ２１４　、２１６のエミッタと
Ｏ関に！ｌ続する。この構成において、トランジスタ２
１４及び同２１６は実質的にスイッチとして作用し、Ｆ
ランジメタ２１４の導通状態はＮＡＮＤゲート２２６に
よって制御され、トランジスタ２１６の導通状態はＡＮ
Ｄグー）２２８によって制御される。第３図に示すよう
に、ＮＡ）Φゲート２２６から供給される信号は、並列
接続の抵抗２３０及びコンデンサ２３２を介してトラン
ジスタ２１４０ベースに結合し、ＡＮＤゲート２２８か
ら供給される信号は、同様の並列接続の抵抗２３４及び
コンダン？２３６を介してトランジスタ２１６のペース
に接続する。

第３図の説明を続けると、ＮＡＮＤゲート２２６の一つ
の入力端子は、Ｊ−にフリップフロップ２３８のＱ出力
端子に接続し、ＡＮＤゲート２２８の一つの入力端子は
、Ｊ−にフリップフロップ２３８の石出力端子に接続す
る。ＮＡＮＤゲート２２６及びＡＮＤゲート２２８の第
２の入力端子は、インターフェース・レジスタ１７８か
ら供給される信号を受信するように接続しであるので、
ＮＡＮＤゲート２２６及びＡＮＤゲー）　２ｚｒｊ、の
両者は、インターフェース・レジスタ１７８が高論理信
号を供給するときにはいつでも使用可能にされ、Ｊ−に
フリップフロップ２３８は、トランジスタ２１４がテス
ト・プローブの電極１６２を高論理に駆動すべきか、又
はトランジスタ２１６が電極１６２を低論理に駆動すべ
きかＫついての決定をする選択部材として作用する。ま
た、ＮＡＮＤゲ択ユニツユニット１７６に依存して、タ
イζンダ制御及びプループ同期ユニット５４（第１図）
からの同期パルスか又は、選択エニツ）１７６に接続す
る非同期クロッ“り信号源２４０からのクロック・Ｉ（
ルト状１ａＫある時に生じるという同期モードで作動で
きるし、またその代わりに、論理パルスが非同期クロッ
ク信号源２４０によって決定されるレートで電極１６２
に結合されるという非同期モードでプローブを動作させ
ることができる“。

どちらの場合においても、第３図の構成は、論理高パル
ス、論理低パルス又は論理高パルス若しくは論理低パル
スの交互シーケンスが形成されることを許容する。よシ
具体的には、第３図に示しであるように、Ｊ−にフリッ
プ７０ツブ２３８は選択ユニット１７６から供給される
信号によってクロックされ、Ｊ−にフリップフロップ２
３８のＪ入力及びＸ入力は、インターフェース・レジス
タ１７８に接続する。この構成において、もしもインタ
ーフェース・レジスタ１７ｇが、Ｊ−に７リツプ７ａツ
ブのＪ入力端子に論理高信号を供給し、且つに入力端子
に論理低信号を供給するならば、ＮＡＮＤゲ−）　２２
６が使用可能にされ、ＡＮＤゲート２３８は使用不能に
される。その結果、論理高パルスがテスト電極１６２に
供給される。他方、もしもインターフェース・レジスタ
１７８が、Ｊ−に７リツプフロツプのに入力端子を論理
高レベルに維持し、且つＪ入力端子を論理低レベルに維
持するならば。

ＡＮＤゲート２３８が使用可能にされ、論理低パルスが
テスト電極１６２に供給される。もしもインターフェー
ス・レジスタ１７８が、Ｊ−にフリップフロップ２３８
のＪ入力端子及びに入力端子の両方に論理高信号を供給
するならば、該Ｊ−にフリップ７０ツブ２３８は、トグ
ルし、これによシトランジスタ２１４及び同２１６は、
テスト電極に論理高信号と論理低信号の交互的なシーケ
ンスを供給する。

【図面の簡単な説明】

第１図は、本発明に従って構成したテスト装置のブロッ
ク図であり、テストすべきマイクロプロに セッサ・ベースのアセンブリ又はシステムき接続した状
態で示しである。第２図は第２図人と第２図Ｂとからな
シ、第１図に示したタイプのインターフェース・ボッド
１２のより詳細なブロック図である。第３図は、本発明
の一部を構成するシングル・ポイント・グローブ回路の
構成ブロック図である。 ｌＯ・・・メイン・フレーム・ユニットｎ・・・インタ
ーフェース・ボッド １４　”・・ケーブル・アセンブリ １６・・・コネクタ　　−８・・・ＵＵＴ加・・・ソケ
ット　　ｎ・・・クロック回路２ 誠−ＵＵＴ　Ａス　　あ・・・保護ユニット蕊・・・ス
イッチ・ユニット 鎚・・・駆動性レジスタ ４２・・・マイクリプ四セッサ回路 Ｉ・・・信号ハス　　弱・・・ボッド・パス詞・・・タ
イミング制御及びプローブ同期ユニット ５８．６０・・・比較回路　　７６・・・制御ライン羽
・・・マス・メ毫す・ユニット あ・・・メイン・フレーム・クロック回路部−・キーボ
ード 匍・・・ディスプレイ・ユニット ９２・・・グローブ制御及び測定ユニット９４・・・７
ＣＩ−７’・ユニット ９６．９８・・・インジケータ １０２・−・アドレス・デコーダ １０４・・・データ・ラッチ １０６・・−アドレス・ラッチ １０８・・・ステータス・ライン・ラッチ１１０・−・
制御ラッチ １１６−・バッファー・ユニット １２４・・・ＵＵＴアドレス・ホールド回路１２６・−
・アドレス・パス １２８・・・アドレス・バッファー・ユニット１３０・
・・ステータス・バッファー・ユニット１３２・・・レ
ジスタ・ユニット １３４・・・ドライブ・ユニット １４０・・・タイミング制御ユニット １４２・・・インターバル・タイマー １６０・・・バッファー・アンプ １７８・・・インターフェース・レジスタ２０２・・・
カウンタ回路 ２０４・・・擬ランダム２進シーケンス発生器２４０・
・・非同期りｐツク信号源 ｉ−１ 代理人弁理士　　吉　　村　　　　　悟　（”し−一 第１頁の続き ０発　明　者　アラステア・ノーマン・クーパアメリカ
合衆国９６８１９ハワイ州 ホノルル・サンド・アイランド ・ロード１ ０発　明　者　デニス・エル・ランバートアメリカ合衆
国９８０１１ワシント ン州ボゼル・フォーティーサー ド・ニス・イー２０３２４ ＠ｌ！　　間者　　マーシャル・エイチ・スコツトアメ
リカ合衆国９８０７２ワシント ン州ウツドインビル・ワンハン ドレッドアンド・エイティーフ ァースト・アベニュー・エヌ・ イー１９００７

Claims (1)

1. 【特許請求の範囲】 （１）マイクロプロセッサ回路が、相互接続・（スを介
   して１個又はそれ以上の２ノダム・アクセス・メ′モリ
   、読出専用メモリ又は入力／出力レジスタと交信し、ク
   ロック回路が、所定長のバス・ナイクルを確立するため
   咳マイクロプロセッサ［回路に周期的信号を供給する、
   というタイプのマイクロプロセッサ・ベースのアセンブ
   リを機能的にテストするテスト装置であって、 テストサレルマイクロプロセッサ・ペースノシステムの
   当該マイクロプロセッサ回路とほとんど同一タイプの第
   ２のマイクロプロセッサ回路ト、テストされる当該アセ
   ンブリの当該マイクロプロセッサ回路と置き換わってテ
   スト装置が接続されるように１テストされる当該マイク
   ロプロセッサ・ベースのアセンブリに当該テスト装置を
   接続する相互接続部材であって、当該第２のマイクロプ
   ロセッサ回路にクロック信号を結合する部材を含むもの
   と、 アドレス信号及びデータ信号を供給するため当該第２の
   マイクロプロセッサ回路をプログフミングする命令及び
   データを記憶する部材を含むメモリ部材と、 第２のマイクロプロセッサ回路が当該メモリ部材との信
   号交信状態にある第１の動作状態と、当［１Ｌ２０マイ
   クロプロセツサ回路が、テストされル当該マイクロプロ
   セッサ・アセンブリの当該相互接続部材に信号を供給し
   且つ該相互接続部材から信号を受信するため、当該相互
   接続部材との信号交信状１１にある第２の動作状態との
   間で、当該第２のマイクロプロセッサ回路に選択的に結
   合する切換部材 と金含み、当該切換部材が、所定時刻において当該第２
   のマイクロプロセッサ回路を当該第２の動作状態に切夛
   換えるため、当該マイクロプロセッサ・ベースのアセン
   ブリから供給される当該クロック信号に応答するタイミ
   ング部材を含み、当該第２のマイクロプロセッサ回路は
   、当該切換部材が当該館１の動作状態から当該館２の動
   作状態に切り換わる度毎に、単一バス・サイクルの間当
   骸第２の動作状態に維持されることを特徴とするマイク
   ロプロセッサを使つ良電子ア七ンプリのテスト装置。 （２１更に、テスト装置の前記相互接続部材に接続する
   レジスタ部材を含み、該レジスタ部材は、印加レジスタ
   制御信号に応答して、当該レジスタ制御信号が当該レジ
   スタ部材に印加される時点に当該相互接続部材に現われ
   る信号を記憶し、前記切換部材は、前記第２のマイクロ
   プロセッサ回路カ前記第２の動作状態に切り換わる度毎
   に、当該レジスタ部材に当該レジスタ制御信号を供給す
   る部材を含むことを特徴とする特許請求の範囲第（１）
   項に記載し九マイクロプロセッサを使った電子アセンブ
   リのテスト装置。 （３）前記レジスタ部材は、第２の印加レジスタ制御信
   号にも応答して、記憶信号が前記第２のマイクロプロセ
   ッサ回路によって当該レジスタ部材カら読取られること
   を許容し、前記切換部材は、当該館２のマイクロプロセ
   ッサ回路が前記第１の動作状態にあるときに当該館２の
   レジスタ制御信号を供給する部材を含むことを特徴とす
   る特許請求の範囲第（２）項に記載のマイクロプロセラ
   サラ使った電子アセンブリのテスト装置。 （４）前記タイミング部材は印加タイミング信号に応答
   し、咳タイミング部材は、テストされる前記マイクロ１
   ａセツサ・ペースのアセンブリから供給される前記クロ
   ック信号の所定クロック周期数の経過後に前記第２の１
   イクログロセツサ回路ヲ切換える部材を含み、前記メモ
   リ部材は、当該タイミング信号を当該タイミング部材に
   供給すべく当該館２のマイクロプロセッサ回路を順序付
   けるための命令及びデータを収容することを特徴とする
   特許請求の範囲第（３）項に記載のマイクロプロセッサ
   を使った電子アセンブリのテスト装置。 （５）前記第２のマイクロプロセッサ回ｊｌ、１ｉｔＪ
   記）モリ部材、前記レジスタ部材及び前記切換部材は、
   当該館２のマイクロプロセッサ回路とのデータ通信状態
   に接続された入力／出カニニットを含むインターフェー
   ス・ユニット内に配置され、テストｉｔは更に、当該イ
   ンターフェース・ユニットの当該入力／出カニニットと
   のデータ通信状態に接続すれたプログラム可能なマイク
   ロプロセッサ・システムヲ含むメイン・メモリ・アセン
   ブリヲ含み、該メイン・メモリ・アセンブリは、データ
   ・エントリ一部材と、ディスプレイ部材と、前記第１の
   動作状態から前記第２の動作状態への少なくとも１回の
   変移を含む動作シーケンスを当該館２のマイクロプロセ
   ッサ回路によって始動するため、当該インターフェース
   、・ユニットにデータｍ−１ｔｔ転送すべく集合的に構
   成され、相互接続されたメイン・フレーム・メモリ部材
   とを含むことを特徴とする特許請求の範囲第（４）項に
   記載の！イクログｏセｙすを使った電子アセンブリのテ
   ストａｔ。 （６）前記第２のマイクロプロセッサ回路が前記第１の
   状態にあるときにはいつでも、前記マイクロプロセッサ
   ・ペースのアセンブリの前記相互ｉａ部材に所定アドレ
   ス信号音結合すべく接続し、構成したアドレス信号部材
   を含む特許請求の範囲第（１）項、第（３）項又は第（
   ６）項に記載のマイクロプロセッサを使った電子アセン
   ブリのテスト装置。 （７）テストされる前記マイクロプロセッサ・ペースの
   アセンブリの選択された回路節点での論理信号状態を監
   視するプローブ・ユニットを含み、該グローブ・ユニッ
   トは、監視される信号が第１の所定レベルに達するｆＫ
   第１の所定期間長の第１指示を供給する部材と、当該監
   視される信号が第２の所定レベルよりも小さいときには
   当該館１の所定期間長にほとんど勢しい時間の第２指示
   を供給する部材とを含み、当該プローブ・ユニットは東
   に、当該籠視される信号が、第２の所定期間長よシ長い
   時間に当該館１の所定レベルと第２の所定レベルとの間
   にあるときには、当該館１の所定期間長よ）短い時間の
   間に、当該館１指示を供給する部材及び当該館２指示を
   供給する部材を使用不能にする部材を含むこと１４Ｉ黴
   とする特許請求の範囲第（１）項、第ω】項又は第（６
   ）項に記載のマイクロプロセラｆｔ使った電子アセ／ブ
   リのテスト装置。 （８）前記第１指示を供給する部材及び第２指示を供給
   する部材の各々が、印加同期信号とほとんど一致する時
   間に、当該監視される回路節点での信号レベルをサンプ
   リングする部材を含み、テスト装置は更に、前記第２の
   マイクロプロセッサカ前記第２の動作状態に切り換わる
   度毎に、当該信号レベルをサンプリングする部材に同期
   信号を供給する部材を含むことを特徴とする特許請求の
   範囲第（７）項に記載のマイクロプロセッサを使ったｔ
   子アセンブリのテスト装置。 （９）前記７０−プ・ユニットが、前記第１所定レベル
   を越える第１信号パルスと、前記第２所定レベルより小
   さい第２信号パルスとを供給するように選択的に動作す
   る信号源を含み、該信号源はまた、当該第１信号パルス
   及び第２ｆＩ号パルスの交互シーケンスを供給するよう
   に選択的に動作することを特徴とする特＃Ｖ−請求の範
   囲第（７）項に記載のマイｐｏ７ａ＊ｙｆｆ使っ良電子
   アセンブリノテスト装置。 Ａ前記信号源は、印加同期信号とほとんど同期して、前
   記第１信号パルスの各１個、前記第２信号パルスの各１
   個、並びに１車紋第１信号パルス及び第２信号パルスの
   前記交互シーケンスの内の各個々のパルスを供給し、テ
   スト装置は、前記第２のマイクロプロセラを回路が前記
   第２の動作状態に切）換わる度に、当該信号１１Ｋ同期
   信号を供給する部材を含む特許請求の範囲第（９）項に
   記載のマイクロプロセッサを便つ良電子ア竜ンプリのテ
   スト装置。 （ロ）前記第１指示を供給する部材及び第２指示を供給
   する部材が、テスト装置の前記同期信号と同期して、前
   記監視節点での信号をサンプリングする部材を含むこと
   ｔ特徴とする特許請求の範囲第四項に記載のマイクロプ
   ロセッサを使った電子アセンブリのテスト装置。 （ロ）テストされる論理回路の回路節点との信号通信状
   １１１に置かれる電極を具備するテスト・グローブと、 人間の認識し得る信号を供給すると共に印加第１制御信
   号に応答する第１信号インジケータと、人間のｉ！識し
   得る信号を供給すると共に印加第２制御信号に応答する
   第２信号インジケータと、当該電極に供給される信号を
   受信すべく接続されると共に前記第１信号インジケータ
   に前記第１制御信号を供給すべく接続される検知部材で
   あって、当該電極が第１の所定大きさの信号を供給する
   度に、所定時間Ｔの間当該第１制御信号を供給する部材
   を含む第１信号検知部材と、 当該電極に供給される信号を受信すべく接続されると共
   に前記第２信号インジケータに前記第２制御信号を供給
   すべく接続される検知部材であって、当該電極が第２の
   所定大きさの信号を供給する度に１所定時間Ｔの間車＃
   第２制御信号を供給する部材を含む第２信号検知部材と
   、 当該電極に供給されるべき信号を受信すべく接続される
   検知部材であって、当該電極が、第１の所定大きさと第
   ２の所定大きさとの間の大きさを一具備する信号を供給
   する度に、当該所定時間Ｔより短い時間の間当該第１信
   号検知部材及び第２信号検知部材を使用不能にする部材
   を含む第３信号検知部材 と金含む論理回路テスト装置。 （ロ）印加同期信号に応答する信号同期部材を含み、該
   信号同期部材は、当該印加同期信号とほとんど一致する
   時間で、電極からの信号を前記第１、第２及び第３検知
   部材に結合する部材を含むことを特徴とする特許請求の
   範囲第（ロ）項に記載の論理回路テスト装置。 に）印加された第１パルス制御信号に応答するパルス発
   生器であって、前記テスト・プローブの前記電１１に第
   １所定信号レベルの信号パルスを結合する部材を含む第
   １パルス発生器と、 印加された第２パルス制御信号に応答するパルス発生器
   であって、前記テスト・プローブの前記電極に第２所定
   レベルの信号パルスを結合する部材を含む第２信号パル
   ス発生器と、 印加された信号選択信号に応答する制御部材であって、
   当該第１及び第２パルス発生量に当該第１及び第２制御
   信号を個別に供給する部材を含み、当該第１及び第２パ
   ルス発生器に当該第１信号パルス及び第２信号パルスの
   交互シーケンスヲ供給する部材を含む制御部材 とを含む特許請求の範門第（財）項又は第（ロ）項に記
   載の論理回路テスト装置。