TW201945747A - 刺激和響應控制器、磁電測試裝置、磁穿隧接面裝置的電特性評估方法 - Google Patents

刺激和響應控制器、磁電測試裝置、磁穿隧接面裝置的電特性評估方法 Download PDF

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Abstract

一種刺激/響應控制器，被配置以產生和傳輸刺激波形至高速的數位類比轉換器，以應用於磁穿隧接面裝置。來自磁穿隧接面裝置的響應訊號被施加至類比數位轉換器，將響應訊號數位化並傳輸至刺激/響應控制器。刺激/響應控制器具有可配置功能電路，其被選擇性地配置以執行數位刺激訊號和數位響應訊號的評估和分析。可配置功能電路可被建構以執行用來確定磁穿隧接面裝置的特性的任何評估和分析功能。

Description

刺激和響應控制器、磁電測試裝置、磁穿隧接面裝置的電特性評估方法
本揭露為與磁性裝置測試相關的一種磁電測試裝置，特別是用於測試需要高速電性測試和深度錯誤率測試的磁性裝置的系統和方法。
第1A圖是現有技術的磁穿隧接面(magnetic tunnel junction；MTJ)裝置5的示意圖。磁穿隧接面裝置5是一個堆疊，此堆疊具有夾在自由磁性層(儲存磁性層)6與固定磁性層(參考磁性層)8之間的穿隧能障絕緣層7。自由磁性層(儲存磁性層)6可以將其磁化(magnetization)10和磁化11定向在期望的方向上。固定磁性層(參考磁性層)8的磁化12具有固定的方向(即具有固定的磁化方向)。
在磁穿隧接面裝置5中，電子通過穿隧能障絕緣層7的瞬逝傳輸(evanescent transmission)確定了磁穿隧接面裝置5的電阻。在固定磁性層8和自由磁性層6中，電流由兩個部分電流組成，每個部分電流具有上旋(spin-up)電子或下旋(spin-down)電子。在保存電子自旋的穿隧過程中，穿隧電導取決於固定磁性層8和自由磁性層6的磁化10、11以及12是平行的或反平行的。
第1A圖是用於確定習知磁穿隧接面裝置之電性的磁電測試裝置的示意圖。磁電測試裝置包括待測裝置(device under test；DUT)保持器15。待測裝置保持器15具有第一待測裝置接觸點(DUT contact)16和第二待測裝置接觸點17，磁穿隧接面裝置(亦稱為待測磁穿隧接面裝置(MTJ DUT))5設置在第一待測裝置接觸點16和第二待測裝置接觸點17之間用於測試。接地參考接觸點18設置在待測裝置保持器15上，以對附接的測試頭電子單元20提供接地參考。測試頭電子單元20具有任意字元產生器(rbitrary word generator)25，其具有一輸出端連接至第一終端電阻(termination resistor)RT1 的第一端點(terminal)。
任意字元產生器25的參考端點連接至第一終端電阻RT1 的第二端點。第一終端電阻RT1 的第二端點連接至待測裝置保持器15的接地參考接觸點18。接地參考接觸點18連接至第二終端電阻RT2 的第二端點，並因此連接至數位轉換器(digitizer)電路40的參考端點。
任意字元產生器25的輸入端連接至計算機系統45，計算機系統45產生數位字元50。數位字元50被施加至任意字元產生器25，以開始產生一刺激訊號，此刺激訊號從任意字元產生器25傳輸至第一終端電阻RT1 的第一端點。第一終端電阻RT1 的第一端點連接至第一待測裝置接觸點16，並因此連接至磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個。
刺激訊號透過磁穿隧接面裝置5傳輸至第二待測裝置接觸點17，並因此傳輸至第二終端電阻RT2 的第一端點作為磁穿隧接面裝置5的響應訊號，響應訊號是在第二終端電阻RT2 上產生的電壓準位(voltage level)。第二終端電阻RT2 的第一端點連接至數位轉換器電路40的輸入端，數位轉換器電路40記錄響應訊號並數位化該響應訊號作為數位字元55。數位字元55被傳輸至計算機系統45以進行進一步處理。第二終端電阻RT2 的數值是已知的，並且在第二終端電阻RT2 的兩個端點所產生的電壓的測量大小與流過磁穿隧接面裝置5的電流成比例。當測量施加至第一終端電阻RT1 的第一端點的任意字元產生器50的輸出電壓的大小時，可以推斷出磁穿隧接面裝置5的電阻。
第2A圖和第2B圖是在第1B圖的磁電測試裝置中施加至第1A圖的磁穿隧接面裝置5的刺激波形和來自第1A圖的磁穿隧接面裝置5的響應波形的曲線圖(plot)。磁穿隧接面裝置5的一個電性測試由兩個部分組成，一個是將電壓脈衝施加至第一終端電阻RT1 的第一端點，另一個是記錄存在於第二終端電阻RT2 的第一端點的電壓，以確定施加脈衝之後的電阻狀態以評估脈衝的影響。
在第2A圖中，在任意字元產生器25中產生刺激波形，並將刺激波形施加至第一終端電阻RT1 的第一端點，並因此施加至磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個。訊號(刺激波形)由刺激寫入脈衝60組成，其具有從約50 mV至約2000 mV的高電壓幅度/振幅(amplitude)，且持續時間從約0.5 ns至約2000 ns。刺激寫入脈衝60之後是第一刺激讀取脈衝65和第二刺激讀取脈衝70。第一刺激讀取脈衝65是具有從約10 mV至約200 mV的負極性，持續時間從約0.5 ns至約100 ns。第二刺激讀取脈衝70是具有從約10 mV至約200 mV的正極性，持續時間從約0.5 ns至約100 ns。
在第2B圖中，從磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個接收響應波形，並將響應波形施加至第二待測裝置接觸點17，並因此施加至第二終端電阻RT2 的第一端點。訊號(響應波形)由響應寫入脈衝75組成，其具有從約0.125 mV至約50 mV的較高電壓幅度，持續時間從約0.5 ns至約2000 ns。響應寫入脈衝75之後是第一響應讀取脈衝80和第二響應讀取脈衝85。第一響應讀取脈衝80是具有從約0.025 mV至約0.5 mV的負極性，持續時間從約0.5 ns至約100 ns。第二響應讀取脈衝85是具有從約0.025 mV至約0.5 mV的正極性，持續時間從約0.5 ns至約100 ns。值得注意的是，第2B圖的響應訊號的幅度遠低於第2A圖的刺激訊號的幅度，因為跨越第二終端電阻RT2 (通常為50歐姆的電阻)的電壓降遠低於跨越磁穿隧接面裝置5(具有約20千歐姆的電阻)的電壓降。
響應電壓測量由數位轉換器電路40獲取並數位化，並且作為數位字元55被傳輸至計算機系統45，以評估磁穿隧接面裝置5的電阻狀態。由於第二終端電阻RT2 的電阻、第一刺激讀取脈衝65和第二刺激讀取脈衝70的施加電壓是已知的，計算機系統45計算磁穿隧接面裝置5的電阻。具有相反幅度的第一刺激讀取脈衝65和第二刺激讀取脈衝70的優點是易於移除存在於測試裝置中的任何電壓偏移(來自接觸點或放大器偏移)。偏移藉由計算在第一刺激讀取脈衝65和第二刺激讀取脈衝70期間的平均電流來移除。在當前的測試裝置中，計算機系統45產生數位字元(刺激數位字元)50，數位字元50透過通用序列匯流排(universal serial bus；USB)或通用介面匯流排(General Purpose Interface Bus；GPIB)施加至任意字元產生器25。數位轉換器電路40透過面向儀器系統的週邊組件互連擴展(Peripheral Component Interconnect (PCI) eXtensions for Instrumentation；PXI)介面將響應的數位字元55傳輸至計算機系統45。
因為計算機系統和數位轉換器之間的通訊交握(communication handshaking)，如第1B圖所示的現有技術的磁電測試裝置的一個缺點為具有相對慢的執行時間。雖然如第2A圖所示的典型的刺激波形可能小於100 ns，但是將資料傳輸至計算機系統45進行處理需要幾毫秒，並且計算機系統45將需要額外的數百微秒來處理數據。由現有技術的磁電測試裝置所執行的測試模式可包括由任意字元產生器(任意波形產生器)25所產生的一系列刺激波形，其包括多達幾千個波形圖案。這些波形圖案必須藉由數位轉換器電路40獲取，並且藉由數位轉換器電路40數位化為響應的數位字元(數位波形)55。數位轉換器電路40必須格式化數位資料以符合PXI介面(或其他等效介面)的協議。雖然執行具有大量波形的測試模式將會最小化數位轉換器電路40之間的交握延遲，但數位波形的處理將會增加測量時間開銷，並且增加計算機記憶體的數量以儲存該系列波形的資料。舉例來說，以1 Ghz的採樣速率獲取的具有100 ns脈衝寬度的一系列1000個波形需要100000個資料點。如果存在基於在數位轉換器電路40的獲取期間所記錄的資料的決策過程，則可能需要大約10000倍的實際刺激波形脈衝寬度的額外開銷。
本揭露之目標為提供一種用於磁電測試裝置以用於測試、評估的刺激和響應控制器和磁穿隧接面裝置。
本揭露之另一目標是為了最小化處理和通訊開銷，以允許在電性評估和表徵磁穿隧接面裝置(待測磁穿隧接面裝置(MTJ DUT))期間快速分析響應訊號和確定結果。
為了實現這些目標中的至少一個，刺激/響應控制器被配置以產生將要施加至至少一個磁穿隧接面裝置的刺激訊號，並且獲取並保持來自至少一個磁穿隧接面裝置的響應訊號。刺激/響應控制器具有連接至測試控制器的通訊介面，以從測試控制器接收測試配置指令、測試操作指令以及測試刺激指令，並且將響應結果傳輸至測試控制器。
刺激/響應控制器包括可配置功能電路，可配置功能電路可選擇性地配置，以在傳輸至測試控制器之前執行響應資料的分析和評估操作。
刺激/響應控制器具有測試功能配置器，測試功能配置器透過通訊介面與測試控制器通訊，以接收測試配置指令。測試功能配置器被配置以解碼測試配置指令並將解碼的測試配置指令傳輸至可配置功能電路，以使可配置功能電路構成在測試配置指令中詳述的功能。
刺激/響應控制器具有刺激記憶體，刺激記憶體連接至通訊介面，以接收保持測試命令和指令資料，並且被以保持測試命令和指令資料。刺激波形產生器連接至刺激記憶體，以從刺激記憶體中提取測試命令和指令資料。刺激波形產生器被配置以解碼測試命令和指令資料來形成刺激訊號資料。刺激波形產生器透過數位類比轉換器(digital-to-analog converter；DAC)與至少一個磁穿隧接面裝置通訊，以將刺激訊號施加到至少一個磁穿隧接面裝置。
藉由測試控制器啟動時序觸發，時序觸發藉由通訊介面接收並且傳送至刺激波形產生器，以藉由刺激訊號資料的刺激波形產生器傳輸至數位類比轉換器。數位類比轉換器將類比刺激訊號傳輸至第一終端電阻的第一端點，並因此傳輸到至少一個磁穿隧接面裝置的磁層之一者。類比刺激訊號通過磁穿隧接面裝置將類比響應訊號傳輸至第二終端電阻的第一端點，並傳輸至類比數位轉換器(analog-to-digital converter；ADC)的輸入端。類比數位轉換器的輸出是數位響應訊號，指示在類比數位轉換器的輸入端的類比刺激訊號的幅度。數位響應訊號被施加至響應波形接收器，響應波形接收器在接收到時序觸發時獲取數位響應訊號。響應波形接收器將獲取的數位響應訊號置於響應記憶體位置。
刺激訊號資料和時序觸發的時序軌跡被傳輸至時序軌跡記錄器，時序軌跡記錄器獲取刺激訊號資料和觸發時序軌跡。獲取的刺激訊號資料和觸發時序軌跡被傳輸至響應記憶體，以與獲取的響應波形配對，以進行進一步處理。
在一些實施例中，可配置功能電路構成響應脈衝平均電路。響應脈衝平均電路從響應記憶體中讀取(retrieve)用於每個觸發時序軌跡的刺激訊號資料和獲取的數位響應波形。刺激訊號資料被構成使得刺激波形由單個寫入脈衝和後面接續多個讀取脈衝構成。獲取的數位響應訊號是至少一個磁穿隧接面裝置對類比刺激訊號的響應的幅度。響應脈衝平均電路從獲取的數位響應波形中移除寫入訊號，並且平均所有刺激讀取訊號的響應和所有獲取的數位讀取波形，以確定所有數位響應讀取波形的平均響應幅度。平均響應幅度資料儲存在響應記憶體中。
在一些實施例中，可配置功能電路構成微分電阻計算器，其被配置以確定磁穿隧接面的微分電阻。刺激訊號資料被構成使得刺激波形由第一幅度的第一脈衝和第二幅度的第二脈衝構成。獲取的數位響應訊號是至少一個磁穿隧接面裝置對類比刺激訊號的響應的幅度。從響應記憶體中讀取用於觸發時序軌跡的刺激訊號資料和獲取的數位響應資料。計算刺激訊號資料的第一響應脈衝的幅度和第二響應脈衝的幅度之間的差值。計算獲取的數位響應資料的第一響應脈衝的幅度和第二響應脈衝的幅度之間的差值。計算一個磁穿隧接面裝置在第一端點的響應脈衝差值與在第二端點的響應脈衝差值的比率。微分電阻計算器接著將響應脈衝差值比率乘以係數2乘以終端電阻的電阻值，以確定微分電阻。在特定時序軌跡測量的微分電阻被傳輸至響應記憶體以進行儲存。
在一些實施例中，可配置功能電路被構成在恆定電壓壓力下的時間相關介電擊穿測試器。來自響應記憶體的一系列電阻測量確定一個磁穿隧接面裝置的電阻開始退化的時間。當刺激脈衝電壓恆定時，確定退化時間。
在一些實施例中，可配置功能電路構成在步階電壓壓力(ramped voltage stress)下的時間相關介電擊穿測試器。從響應記憶體和至少一個磁穿隧接面裝置的電阻開始退化的電壓提取一系列電阻測量。當寫入刺激脈衝電壓是增加的步階時，確定發生退化的時間。
在一些實施例中，指定的測試功能是脈衝電流/電壓測試器。從響應記憶體提取一系列電阻測量，並且在每個響應寫入脈衝期間和響應讀取脈衝期間確定至少一個磁穿隧接面裝置的電阻。將至少一個磁穿隧接面裝置的電阻記錄在響應記憶體中以進行進一步處理。
在一些實施例中，可配置功能電路構成位元錯誤率計算器。使用多個寫入刺激脈衝測試多個磁穿隧接面裝置，這些脈衝具有恆定的評估和分析操作刺激脈衝電壓。計算並且記錄在每個脈衝下的電阻，並且確定和記錄多個磁穿隧接面裝置的故障的數量和時間。評估和分析操作電壓對於脈衝數保持恆定，但是多個磁穿隧接面裝置可以針對脈衝數測試多個單獨的電壓電平。評估和分析操作電壓對於脈衝數量保持恆定，但是多個磁穿隧接面裝置可以針對脈衝數量各自測試多個單獨的電壓準位。確定並記錄每個電壓準位的失效。根據電壓準位的失效數和失效的次數，確定並記錄位元錯誤率。
響應資料包括響應訊號的電壓、響應脈衝、平均響應脈衝資料、微分電阻資料、在恆定壓力下的退化時間、在步階壓力下的退化時間以及失效次數的失效計數，響應資料根據需要傳輸至通訊介面，以傳輸至測試控制器以進行進一步處理。
在完成這些目標中的至少一個的其他實施例中，磁電測試裝置被配置以接收保持在非暫態媒體中的測試模式和指令，非暫態媒體具有儲存在其上的可由測試控制器執行的指令程序。在其中測試控制器存取並解碼測試模式和指令。磁電測試裝置具有與測試控制器通訊的刺激/響應控制器，以接收解碼的測試模式和指令，並且刺激/響應控制器被配置以產生要施加到至少一個磁穿隧接面裝置的刺激訊號，並且獲取和保持來自至少一個磁穿隧接面裝置的響應訊號。刺激/響應控制器的結構如上所述。
在各種實施例中，刺激/響應控制器是現場可程式化邏輯閘陣列，在其中使用可配置邏輯區塊實現上述功能。具體來說，可配置功能電路使用可配置邏輯區塊實現，可配置邏輯區塊被建構以執行指定的測試、評估和分析功能。
在完成這些目標之一的各種實施例中，磁電測試裝置被配置以測試多個磁穿隧接面裝置。測試的多個磁穿隧接面裝置排列在個別的測試夾具上。刺激/響應控制器具有解多工器(demultiplexer)，其接收來自刺激波形產生器的刺激訊號資料和來自控制介面的磁穿隧接面裝置選擇訊號。磁穿隧接面裝置選擇訊號確定多個磁穿隧接面裝置中的哪一個將從解多工器接收刺激訊號資料。響應波形接收器連接至個別的測試夾具的每個數位類比轉換器，以獲取數位響應資料。獲取的數位響應資料被傳輸至響應記憶體，並且如上述方式進行處理。
在完成這些目標中的至少一個的其他實施例中，磁電測試裝置被配置以測試磁穿隧接面裝置陣列。磁穿隧接面裝置在基板上以列和行排列，基板安裝在測試夾具上。測試夾具具有一個數位類比轉換器，連接至用於磁穿隧接面裝置陣列的每一行的一個終端器(terminator)。與磁穿隧接面裝置的每一行相關聯的一個終端器的第一端點連接至與行相關聯的每一個磁穿隧接面裝置的第一端點。
在磁穿隧接面裝置陣列的每一列上的每一個磁穿隧接面裝置的第二端點連接至與陣列的列相關聯的類比數位轉換器。來自每個類比數位轉換器的輸出數位響應資料被施加至響應波形接收器，並且將數位響應資料傳送至響應記憶體以進行如上述的處理。
此外，實現這些目標之一的各種實施例中，提供一種磁穿隧接面裝置的電性評估方法。此方法首先從測試控制器接收測試配置指令、測試模式資料以及測試操作資料。測試配置指令、上述測試模式資料以及上述測試操作資料保持在非暫態媒體(例如刺激記憶體)中。
將測試配置指令解碼成用於執行指定測試功能的可配置功能電路的配置。解碼測試操作資料。基於測試配置資料、測試操作資料以及測試模式資料產生具有所選擇的電壓幅度的一系列脈衝的刺激波形。刺激波形被傳輸至數位類比轉換器，數位類比轉換器將刺激波形轉換成類比刺激波形。在接收到觸發時序訊號時，類比刺激波形被傳輸至磁穿隧接面裝置。基於觸發時序訊號，產生時序軌跡，並且將時序軌跡儲存至具有刺激波形的電壓幅度的響應記憶體中。通過磁穿隧接面裝置和跨越第二終端電阻的響應訊號的電壓被記錄，並且被轉換成指示響應訊號的電壓幅度的數位響應訊號。數位響應訊號的電壓幅度存儲在響應記憶體中。對於配置測試器執行的功能，從響應存儲器中提取使用定時跡線的刺激的電壓幅度和時間值以及數字化的響應脈衝的值。從響應記憶體提取刺激訊號與數位響應訊號二者的電壓幅度以及時序軌跡的時序值，以用於配置測試器實行的功能。
在一些實施例中，指定測試功能是響應脈衝平均電路。響應脈衝平均電路從響應存儲器中讀取每個觸發時序軌跡的刺激訊號資料和捕獲的數字化響應波形。響應脈衝平均電路從響應記憶體中讀取用於每個觸發時序軌跡的刺激訊號資料和獲取的數位響應波形。刺激訊號資料被構成使得刺激波形由單個寫入脈衝和後面接續的多個讀取脈衝構成。獲取的數位響應訊號是至少一個磁穿隧接面裝置對類比刺激訊號的響應的幅度。響應脈衝平均電路從獲取的數位響應波形中移除寫入訊號，並且平均所有刺激讀取訊號的響應和所有獲取的數位讀取波形，以確定所有數位響應讀取波形的平均響應幅度。平均響應幅度資料儲存在響應記憶體中。
在一些實施例中，指定的測試功能是微分電阻計算器，其被配置以確定磁穿隧接面的微分響應電阻。刺激訊號資料被構成使得刺激波形由第一幅度的第一脈衝和第二幅度的第二脈衝構成。獲取的數位響應訊號是至少一個磁穿隧接面裝置對類比刺激訊號的響應的幅度。從響應記憶體中讀取用於觸發時序軌跡的刺激訊號資料和獲取的數位響應資料。計算刺激訊號資料的第一響應脈衝的幅度和第二響應脈衝的幅度之間的差值。計算獲取的數位響應資料的第一響應脈衝的幅度和第二響應脈衝的幅度之間的差值。計算一個磁穿隧接面裝置在第一端點的響應脈衝差值與在第二端點的響應脈衝差值的比率。微分電阻計算器接著將響應脈衝差值比率乘以係數2乘以終端電阻的電阻值，以確定微分電阻。在特定時序軌跡測量的微分電阻被傳輸至響應記憶體以進行儲存。
在一些實施例中，指定的測試功能是在恆定電壓壓力下的時間相關介電擊穿測試器。來自響應記憶體的一系列電阻測量確定一個磁穿隧接面裝置的電阻開始退化的時間。當刺激脈衝電壓恆定時，確定退化時間。
在一些實施例中，指定的測試功能是在步階電壓壓力(ramped voltage stress)下的時間相關介電擊穿測試器。從響應記憶體和至少一個磁穿隧接面裝置的電阻開始退化的電壓提取一系列電阻測量。當寫入刺激脈衝電壓是增加的步階時，確定發生退化的電壓。
在一些實施例中，指定的測試功能是脈衝電流/電壓測試器。從響應記憶體提取一系列電阻測量，並且在每個響應寫入脈衝期間和響應讀取脈衝期間確定至少一個磁穿隧接面裝置的電阻。將至少一個磁穿隧接面裝置的電阻記錄在響應記憶體中以進行進一步處理。
在一些實施例中，指定的測試功能是位元錯誤率計算器。使用多個寫入刺激脈衝測試多個磁穿隧接面裝置，這些脈衝具有恆定的寫入刺激脈衝電壓。記錄在每個脈衝下的電阻，並且確定和記錄多個磁穿隧接面裝置的故障的數量和時間。寫入刺激脈衝電壓對於脈衝數保持恆定，但是多個磁穿隧接面裝置可以針對脈衝數測試多個單獨的電壓電平。評估和分析操作電壓對於脈衝數量保持恆定，但是多個磁穿隧接面裝置可以針對脈衝數量各自測試多個單獨的電壓準位。確定並記錄每個電壓準位的失效。根據電壓準位的失效數和失效的次數，確定並記錄位元錯誤率。
響應資料包括響應訊號的電壓、響應脈衝、平均響應脈衝資料、微分電阻資料、在恆定壓力下的退化時間、在步階壓力下的退化時間以及失效次數的失效計數，響應資料根據需要傳輸至通訊介面，以傳輸至測試控制器以進行進一步處理。
在磁電測試裝置內的刺激/響應控制器被配置以產生刺激波形，並且將刺激波形傳輸至高速的數位類比轉換器(DAC)，以應用於磁穿隧接面裝置(待測磁穿隧接面裝置(MTJ DUT))。來自磁穿隧接面裝置的響應訊號被施加至類比數位轉換器(ADC)。來自類比數位轉換器的數位響應訊號被傳輸至響應記憶體，以供刺激/響應控制器使用。刺激/響應控制器具有可配置功能電路，可配置功能電路被選擇性地配置以執行數位刺激訊號和數位響應訊號的評估和分析。可配置功能電路可被建構以執行用來確定磁穿隧接面裝置的效能特性的任何評估功能。評估和分析操作的示例包括對用於多個評估和分析操作或多個響應脈衝之評估和分析操作的電壓幅度及/或響應脈衝的電壓幅度求平均、確定磁穿隧接面裝置的微分電阻、確定磁穿隧接面裝置在恆定壓力下的退化時間、確定磁穿隧接面裝置在步階壓力下的退化時間、以及確定磁穿隧接面裝置的失效次數之失效計數或磁穿隧接面裝置的位元錯誤率。可能需要用於表徵磁穿隧接面裝置的效能的其他功能，並且這些功能與本揭露的原理一致。這最小化了處理和通訊開銷，並且允許在電性測試期間進行快速分析和決策。接著，在測試過程期間或測試過程結束時，可以使用標準通訊協定(區域網路(Local Area Network；LAN)、通用序列匯流排(USB)等)將平均後的多個數位刺激訊號和平均後的多個數位響應訊號和磁穿隧接面裝置的微分電阻傳輸至在磁電測試裝置內的測試控制器。
第3圖是根據本揭露實施例之用於確定磁穿隧接面裝置5的電特性的磁電測試裝置的示意圖。磁電測試裝置具有測試頭(test head)電子單元120，其包括刺激/響應控制器100。測試控制器140與刺激/響應控制器100通訊，並且測試控制器140被配置以產生測試配置資料、測試器操作資料以及測試模式，並且將其提供至刺激/響應控制器100。
環境控制器130與刺激/響應控制器100通訊，以接收環境命令，環境命令用於控制環境因素(例如磁場、溫度、機械處理以及探測)，並且用於從環境裝置中的感測器傳輸環境資料。通訊介面135與刺激/響應控制器100通訊，以發送測試配置指令，測試配置指令用於從外部源(external source)或主機(未顯示)重新配置刺激/響應控制器100。測試配置指令定義用於在磁穿隧接面裝置5上執行測試功能的刺激/響應控制器100的結構。測試控制器140與通訊介面135通訊，以從外部源或主機接收測試器配置資料、測試器操作資料以及測試模式資料。
刺激/響應控制器100解碼測試操作資料，並且組織用於將測試模式傳輸至數位類比轉換器(高速數位類比轉換器單元)105的時序。數位類比轉換器105將測試模式轉換成類比刺激訊號107，類比刺激訊號107被施加至第一終端電阻RT1 的第一端點，並接著透過待測裝置保持器15到達磁穿隧接面裝置5的第一端點。測試模式通過磁穿隧接面裝置5到達磁穿隧接面裝置5的第二端點，並接著透過待測裝置保持器115到達第二終端電阻RT2 的第一端點。第二終端電阻RT2 的第一端點連接至類比數位轉換器(高速類比數位轉換器)110的輸入端。類比數位轉換器110將來自磁穿隧接面裝置5的類比響應訊號112轉換成數位響應訊號，數位響應訊號傳輸至刺激/響應控制器100。
第4圖是根據本揭露實施例之可配置的刺激/響應控制器100的示意圖，刺激/響應控制器100被配置以產生施加至磁穿隧接面裝置5的類比刺激訊號107、接收來自磁穿隧接面裝置5的類比響應訊號112(亦稱為響應波形112)、以及將數位響應訊號處理成磁穿隧接面裝置5的特性。在各種實施例中，使用現場可程式化邏輯閘陣列(field programmable gate array；FPGA)建構刺激/響應控制器100。刺激/響應控制器100是現場可程式化邏輯閘陣列，在其中使用可配置邏輯區塊實現上述功能。具體來說，可配置功能電路260使用可配置邏輯區塊實現，可配置邏輯區塊被建構以執行指定的測試功能。可配置的刺激/響應控制器100具有與第3圖的測試控制器140通訊的通訊介面200。輸入連接205提供測試操作資料、測試模式資料、環境命令以及測試配置指令。
環境命令215a被傳輸至控制介面280，以編碼和調節環境命令215a，以傳輸至環境硬體控制器130。硬體命令的代表是磁場控制285a、熱控制285b以及探測控制285c。磁場控制285a定義在測試期間施加至磁穿隧接面裝置5的外部磁場、熱控制285b是在測試期間用於將熱應力施加至磁穿隧接面裝置5的溫度調整、以及探針控制285c調整探針定位以與磁穿隧接面裝置5進行電性接觸。
測試配置指令215b被傳輸至功能配置/控制電路255。功能配置/控制電路255被配置以解碼測試配置指令215b，以產生必要的配置訊號257，配置訊號257用於將硬體結構編碼至可配置功能電路260中。可配置功能電路260可被建構以執行用於確定磁穿隧接面裝置5的效能特性的任何評估功能。評估和分析操作的示例包括對用於多個評估和分析操作或多個響應脈衝之評估和分析操作的電壓幅度及/或響應脈衝的電壓幅度求平均、確定磁穿隧接面裝置5的微分電阻、確定磁穿隧接面裝置5在恆定壓力下的退化時間、確定磁穿隧接面裝置5在步階壓力下的退化時間、以及確定磁穿隧接面裝置5之失效次數的失效計數或磁穿隧接面裝置的位元錯誤率。可能需要用於表徵磁穿隧接面裝置5的效能的其他功能，並且這些功能與本揭露的原理一致。
測試操作資料和測試模式資料215c被傳送至刺激記憶體225，並且保持在刺激記憶體225中。通訊介面200從第3圖的測試控制器140接收觸發訊號220，並將觸發訊號220傳輸至刺激波形產生器240。觸發訊號220提供用於將刺激訊號傳輸至磁穿隧接面裝置5的時序。當刺激波形產生器240接收到觸發訊號220時，刺激波形產生器240從刺激記憶體225讀取(retrieve)並解碼測試操作資料和測試模式資料215c。刺激波形產生器240被配置以形成將被施加至磁穿隧接面裝置5之刺激訊號的數位描述(digital description)。刺激訊號的數位描述和觸發訊號的時序軌跡被傳輸並儲存在響應記憶體270中。
刺激訊號的數位描述被傳輸至數位類比轉換器(DAC)105，以轉換成類比刺激訊號107。類比刺激訊號107被施加至第一終端電阻RT1 的第一端點和磁穿隧接面裝置的第一端點。磁穿隧接面裝置5傳輸類比刺激訊號107，以形成類比響應訊號112，類比響應訊號112形成在磁穿隧接面裝置5的第二端點和第二終端電阻RT2 的第一端點。類比響應訊號112被施加至類比數位轉換器(ADC)110。類比數位轉換器110將類比響應訊號112轉換成類比響應訊號112的數位形式。數位響應訊號被傳輸至響應波形接收器250。響應波形接收器250也被連接以從通訊介面200接收觸發訊號220。在接收到觸發訊號220時，響應波形接收器250開始獲取數位響應訊號。數位響應訊號被傳輸至響應記憶體270並被儲存以與刺激訊號的時序軌跡和觸發訊號的時序軌跡同步(synchronize)。
測試操作訊號和測試模式訊號215c被傳輸至功能配置/控制電路255。功能配置/控制電路255被配置以解碼測試操作訊號，以確定可配置功能電路260將執行什麼評估和分析操作。
在可配置功能電路260內配置的評估和分析操作包括刺激/響應脈衝平均電路261、微分電阻計算器262、時間相關介電擊穿測試器263、時間相關恆定電壓介電擊穿評估電路264、時間相關步階(ramped)電壓介電擊穿評估電路265、脈衝電流/電壓計算器266以及位元錯誤率計算器267。
刺激/響應平均電路261執行如第2A圖和第2B圖所述的功能。第2A圖的刺激波形的數位描述係從刺激記憶體225所讀取，並且被傳輸至刺激波形產生器240。刺激波形產生器240解碼測試命令和指令資料，以制訂第2A圖的刺激波形的數位描述。刺激波形發生器240將刺激波形的數位描述傳輸至數位類比轉換器105，數位類比轉換器105產生包括刺激寫入脈衝60、第一刺激讀取脈衝65以及第二刺激讀取脈衝70的類比刺激訊號107(刺激波形107)。刺激波形107被施加至第一終端電阻RT1 的第一端點，並因此施加至磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個。電壓幅度如上所述。
在第2B圖中，響應波形112(類比響應訊號112)係接收自磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個，並且響應波形112被施加至第二待測裝置接觸點17，並且因此被施加至第二終端電阻RT2 的第一端點。響應波形112具有如第2B圖所示並如上所述的結構。響應波形112被施加至類比數位轉換器110，其中響應波形112被類比數位轉換器110數位化。類比數位轉換器110將數位響應訊號傳輸至響應波形接收器250，響應波形接收器250將獲取的數位響應波形(訊號)儲存在與適當的時序軌跡協調(coordinate)的響應記憶體中。刺激/響應脈衝平均電路261針對多個定時脈衝讀取所獲取的數位響應波形，並且針對多個響應脈衝平均刺激或響應脈衝訊號的電壓幅度。刺激/響應脈衝平均電路261將得到的平均資料儲存至響應記憶體270。
當可配置功能電路260被配置為微分電阻計算器262時，微分電阻計算器262藉由執行微分電阻測試來確定磁穿隧接面裝置5的差分電阻δR。微分電阻測試(微分計算測試)要求刺激訊號資料被構成，使得刺激波形107如第8A圖所示被構造成具有第一幅度的第一刺激讀取脈衝700，接續是具有第二幅度的第二刺激讀取脈衝705。第8A圖和第8B圖是藉由刺激波形產生器所240產生的刺激波形107和來自磁穿隧接面裝置5的響應波形112的曲線圖(plot)。第8A圖的刺激波形的數位描述係從刺激記憶體225所取得，並且被傳輸至刺激波形產生器240。刺激波形產生器240對測試命令和指令資料進行解碼，以制訂第8A圖的刺激波形的數位描述。刺激波形產生器240將刺激波形的數位描述傳輸至數位類比轉換器105，數位類比轉換器105產生包括第一刺激讀取脈衝700和第二刺激讀取脈衝705的刺激波形107。刺激波形107被施加至第一終端電阻RT1 的第一端點，並因此施加至磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個。第一刺激讀取脈衝700的電壓幅度是數值V1 ，第二刺激讀取脈衝705的電壓幅度是數值V2 。
在第8B圖中，響應波形112係接收自磁穿隧接面裝置5的自由磁性層6或固定磁性層8的其中一個，並且被施加至第二待測裝置接觸點17，並且因此施加至第二終端電阻RT2 的第一端點。響應波形112具有如第8B圖所示的結構，並且幾乎與刺激波形107一致，除了第一響應讀取脈衝710的電壓幅度是數值V1 ’，第二響應讀取脈衝715的電壓幅度是數值V2 ’。 響應波形112被施加至類比數位轉換器110，其中響應波形112被類比數位轉換器110數位化。類比數位轉換器110將數位響應訊號傳輸至響應波形接收器250，響應波形接收器250將獲取的數位響應波形(訊號)儲存在與適當的時序軌跡協調的響應記憶體中。微分電阻計算器262讀取用於多個時序軌跡的獲取的數位響應波形和用於磁穿隧接面裝置的微分電阻。微分電阻計算器262儲存得到的平均數據。
微分電阻計算器262從響應記憶體270中讀取數位刺激訊號和與響應時序軌跡匹配的獲取的數位響應資料。微分電阻計算器262執行刺激訊號資料的第一響應脈衝的電壓幅度與第二響應脈衝的電壓幅度之間的差值的計算。根據以下公式計算獲取的數位響應訊號的第一響應脈衝的電壓幅度與第二響應脈衝的電壓幅度之間的差異：

其中：

是磁穿隧接面裝置5的微分電阻。
是第一刺激讀取脈衝700的幅度值。
是第一響應讀取脈衝710的幅度值。
是第二刺激讀取脈衝705的幅度值。
是第二響應讀取脈衝715的幅度值。
來自特定時序軌跡用於計算的差分電阻被傳輸至響應記憶體270以進行儲存。
當可配置功能電路260被建構為使用恆定電壓壓力的時間相關恆定電壓介電擊穿評估電路264，磁穿隧接面裝置5經受一系列具有恆定幅度的刺激寫入訊號720a、...、720n且接續一刺激讀取訊號725，如第9A圖所示。在磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號720a、...、720n和衰減的刺激讀取訊號725形成。響應讀取訊號(衰減的刺激讀取訊號725)被傳輸至類比數位轉換器110，然後被數位化並且傳輸至響應波形接收器250。接著，隨著時序軌跡記錄，響應波形接收器250傳輸數位響應讀取訊號，數位響應讀取訊號將被儲存在響應記憶體270。
時間相關恆定電壓介電擊穿評估電路264接著隨著時序軌跡記錄提取數位響應讀取訊號，並且確定在每一個時序軌跡的磁穿隧接面裝置5的電阻。接著，磁穿隧接面裝置的電阻隨著相應的時序軌跡儲存在響應記憶體270。在完成刺激波形的施加時，從響應記憶體270提取磁穿隧接面裝置的電阻。在響應存儲器270中確定並識別並標記磁穿隧接面裝置5的電阻的時間。
當可配置功能電路260被建構為使用步階電壓壓力的時間相關步階電壓介電擊穿評估電路265，磁穿隧接面裝置5經受刺激訊號107，刺激訊號107由一系列具有步階幅度的刺激寫入訊號740a、740b、740c、...、740n形成，如第10A圖所示。每一個刺激寫入訊號740a、740b、740c、...、740n接續一個刺激讀取訊號745a、745b、745c、...、745n。在磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號740a、740b、740c、...、740n和衰減的刺激讀取訊號745a、745b、740c、...、745n形成。響應寫入訊號(衰減的刺激寫入訊號740a、740b、740c、...、740n)和響應讀取訊號(衰減的刺激讀取訊號745a、745b、740c、...、745n)被傳輸至類比數位轉換器110，然後被數位化並且傳輸至響應波形接收器250。接著，響應波形接收器250將數位響應寫入訊號和數位響應讀取訊號傳輸至響應記憶體270，以在響應記憶體270中儲存刺激寫入訊號740a、740b、740c、...、740n的最大幅度和時序軌跡記錄。
時間相關步階電壓介電擊穿評估電路265接著隨著時序軌跡提取數位響應寫入訊號和數位響應讀取訊號，並且確定磁穿隧接面裝置5在每個數位響應寫入訊號和數位響應讀取訊號的電阻。隨著相應的時序軌跡，磁穿隧接面裝置的電阻接著儲存在響應記憶體270中。在完成刺激波形的施加時，從響應記憶體270提取磁穿隧接面裝置的電阻。刺激寫入訊號740a、740b、740c、...、740n的最大幅度和時序軌跡記錄。在響應記憶體270中確定並標記(flag)在刺激寫入訊號740a、740b、740c、...、740n的電壓中，磁穿隧接面裝置的電阻開始指示已發生穿隧能障絕緣層7的擊穿的電壓。
當可配置功能電路260被建構為脈衝電流/電壓計算器266，磁穿隧接面裝置5經受(subjected to)刺激訊號107，刺激訊號107由一系列具有步階幅度的刺激寫入訊號740a、740b、740c、...、740n形成，如第10A圖所示。每一個刺激寫入訊號740a、740b、740c、...、740n接續一個刺激讀取訊號745a、745b、745c、...、745n。在磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號740a、740b、740c、...、740n和衰減的刺激讀取訊號745a、745b、740c、...、745n形成。響應寫入訊號(衰減的刺激寫入訊號740a、740b、740c、...、740n)和響應讀取訊號(衰減的刺激讀取訊號745a、745b、740c、...、745n)被傳輸至類比數位轉換器110，然後被數位化並且傳輸至響應波形接收器250。接著，響應波形接收器250將數位響應寫入訊號和數位響應讀取訊號傳輸至響應記憶體270，以儲存刺激寫入訊號740a、740b、740c、...、740n的最大幅度和時序軌跡記錄。
脈衝電流/電壓計算器266提取數位響應寫入訊號和數位響應讀取訊號的幅度，並且確定磁穿隧接面裝置5在第10A圖的每個刺激寫入訊號740a、740b、740c、...、740n的寫入電壓和每個刺激讀取訊號745a、745b、740c、...、745n的讀取電壓的電阻。磁穿隧接面裝置5的電阻、刺激寫入訊號740a、740b、740c、...、740n的相應電壓、刺激讀取訊號745a、745b、740c、...、745n的相應電壓隨著時序軌跡記錄儲存在響應記憶體270中。
當可配置功能電路260被建構為位元錯誤率計算器267，磁穿隧接面裝置5經受刺激訊號107，刺激訊號107由一系列具有恆定幅度的刺激寫入訊號765a、765b、765c、...、765n形成，如第11A圖所示。每一個刺激寫入訊號765a、765b、765c、...、765n接續一個刺激讀取訊號770a、770b、770c、...、770n。在磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號765a、765b、765c、...、765n和衰減的刺激讀取訊號770a、770b、770c、...、770n形成。響應寫入訊號(衰減的刺激寫入訊號765a、765b、765c、...、765n)和響應讀取訊號(衰減的刺激讀取訊號770a、770b、770c、...、770n)被傳輸至類比數位轉換器110，然後被數位化並且傳輸至響應波形接收器250。接著，響應波形接收器250將數位響應寫入訊號和數位響應讀取訊號傳輸至響應記憶體270，以隨著時序軌跡記錄儲存。
位元錯誤率計算器267提取數位響應寫入訊號和數位響應讀取訊號的幅度，並且確定磁穿隧接面裝置5在每個數位響應寫入訊號的寫入電壓的電阻。脈衝電流/電壓計算器266提取數位響應寫入訊號和數位響應讀取訊號的幅度，並且確定磁穿隧接面裝置5在每個刺激寫入訊號765a、765b、765c、...、765n的寫入電壓和每個刺激讀取訊號770a、770b、770c、...、770n的讀取電壓的電阻。磁穿隧接面裝置5的電阻、刺激寫入訊號765a、765b、765c、...、765n的相應電壓、刺激讀取訊號770a、770b、770c、...、770n的相應電壓隨著時序軌跡記錄儲存在響應記憶體270中。位元錯誤率計算器267提取數位響應寫入訊號和數位響應讀取訊號的幅度，並且確定磁穿隧接面裝置5在每個刺激讀取訊號770a、770b、770c、...、770n的讀取電壓的電阻。磁穿隧接面裝置5的電阻、刺激寫入訊號765a、765b、765c、...、765n的相應電壓、刺激讀取訊號770a、770b、770c、...、770n的相應電壓隨著時序軌跡記錄儲存在響應記憶體270中。
響應記憶體270的輸出端275連接至通訊介面200，以將響應資料傳輸至通訊介面200，並且接著傳送至第3圖的測試控制器140，以進一步評估和格式化。如上所述的在可配置功能電路260內配置的評估和分析操作僅示出了可配置功能電路260的一些實施例。其他實施例將包括將用於評估至少一個磁穿隧接面裝置5的效能和特性的可配置功能。
第5圖是根據本揭露實施例之刺激/響應控制器300的示意圖，刺激/響應控制器300被配置以產生類比刺激訊號107a、...、107n來評估多個磁穿隧接面裝置5、接收來自磁穿隧接面裝置5的響應波形112a、...、112n、以及確定多個磁穿隧接面裝置5的特性。可配置的刺激/響應控制器300的基本結構和功能與可配置的刺激/響應控制器100相同，除了添加磁穿隧接面裝置5的待測裝置輸入選擇器305和磁穿隧接面裝置5的待測裝置輸出選擇器320。
待測裝置輸入選擇器305連接至刺激波形產生器240，以接收刺激訊號的數位描述。待測裝置輸入選擇器305也連接至控制介面280。環境命令215a被傳輸至控制介面280，以編碼和調節環境命令215a，以傳輸至環境硬體控制器130。硬體命令除了磁場控制285a、熱控制285b以及探測控制285c，還包括測試夾具選擇控制315。測試夾具選擇控制315提供控制資料，以選擇測試夾具310a、...、310n，測試夾具310a、...、310n用以保持待測試的磁穿隧接面裝置5。待測裝置輸入選擇器305連接至每個保持一個磁穿隧接面裝置5的測試夾具310a、...、310n上的一個數位類比轉換器105。如上面所述，測試操作和測試模式訊號215c被傳輸至刺激記憶體225並由刺激記憶體225保持，並且在接收到觸發訊號220時，刺激波形產生器240讀取來自刺激記憶體225的測試操作和測試模式訊號215c、解碼測試操作資料、以及將測試模式訊號形成類比刺激訊號的數位描述。類比刺激訊號的數位描述被傳輸至待測裝置輸入選擇器305。測試夾具選擇控制315選擇待測裝置輸入選擇器305的至少一個輸出端，以將輸出端307a、...、307n上的類比刺激訊號的數位描述傳輸至至少一個測試夾具310a、...、310n上的數位類比轉換器105的輸入端。
比刺激訊號的數位描述被轉換成類比刺激訊號107a、...、107n，並且被施加至所選擇的磁穿隧接面裝置5的第一端點。如上面所述，響應類比訊號(響應波形)112a、...、112n存在於所選擇的磁穿隧接面裝置5的第二端點，以便傳輸至每個測試夾具310a、...、310n的類比數位轉換器110的輸入端。類比數位轉換器將響應類比訊號或多個響應類比訊號112a、...、112n轉換成數位響應類比訊號312a、...、312n，數位響應類比訊號312a、...、312n被傳輸至待測裝置輸出選擇器320。來自所選擇的測試夾具310a、...、310n的類比數位轉換器110中選擇的數位響應類比訊號312a、...、312n從測試夾具輸出選擇器被傳輸至響應波形接收器250。數位響應類比訊號312a、...、312n接著被傳輸至響應記憶體270，以進行如上面所述的評估和表徵。
第6圖是根據本揭露實施例之可配置的刺激/響應控制器400的示意圖。刺激/響應控制器400被配置以產生類比刺激訊號107a、...、107n來評估磁穿隧接面裝置陣列415、接收來自磁穿隧接面裝置陣列415的響應波形112a、...、112n、以及處理數位響應訊號以確定磁穿隧接面裝置陣列415的磁穿隧接面裝置的特性。
可配置的刺激/響應控制器400的基本結構和功能與可配置的刺激/響應控制器100相同，除了添加陣列行(column)選擇器405和修改接收來自類比數位轉換器110a、110b、...、110n的數位響應訊號的響應波形接收器450。
陣列行選擇器405連接至刺激波形產生器240，以接收刺激訊號的數位描述。陣列行選擇器405還連接至控制介面280。環境命令215a被傳輸至控制介面280，以編碼和調節環境命令215a，以傳輸至環境硬體控制器130。硬體命令除了磁場控制285a、熱控制285b以及探測控制285c，還包括行選擇控制410。行選擇控制410提供控制資料，以選擇待測試的磁穿隧接面裝置陣列415的行。陣列行選擇器405連接至數位類比轉換器105a、105b、...、105n之一者。數位類比轉換器105a、105b、...、105n之每一者連接至行連接線CL1、CL2、...、CLn，其連接至在行上的每個MTJ DUT的第一端點。
如上面所述，測試操作和測試模式訊號215c被傳輸至刺激記憶體225並由刺激記憶體225保持，並且在接收到觸發訊號220時，刺激波形產生器240讀取來自刺激記憶體225的測試操作和測試模式訊號215c、解碼測試操作資料、以及將測試模式訊號形成類比刺激訊號的數位描述。類比刺激訊號的數位描述被傳輸至陣列行選擇器405。行選擇控制410選擇陣列行選擇器405的多個輸出端中之一者，以將類比刺激訊號的數位描述傳輸至數位類比轉換器105a、105b、...、105n的所選擇的輸入端。類比刺激訊號的數位描述被轉換成類比刺激訊號107a、...、107n，並且被施加至所選擇的行上的磁穿隧接面裝置的第一端點。
施加至所選擇的行上的磁穿隧接面裝置的第一端點的類比刺激訊號107a、107b、...、107n在磁穿隧接面裝置內被衰減，並且被傳輸至磁穿隧接面裝置的第二端點，以變成響應類比訊號112a、112b、...、112n。來自磁穿隧接面裝置陣列415的所選擇的行的響應類比訊號112a、112b、...、112n被個別地傳輸至類比數位轉換器110a、110b、...、110n的輸入端。類比數位轉換器110a、110b、...、110n的將響應類比訊號112a、112b、...、112n轉換成數位響應類比訊號312a、...、312n，數位響應類比訊號312a、...、312n被傳輸至響應波形接收器450。響應波形接收器450被構造以接收數位響應類比訊號312a、...、312n，執行與第4圖的響應波形接收器250相同的功能。獲取的數位響應類比訊號從響應波形接收器450被傳輸至響應記憶體270，以進行如上面所述的評估和表徵。
第7A圖至第7G圖是根據本接受實施例之詳細描述測試頭電子單元的操作的方法的流程圖，以測試和評估磁穿隧接面裝置。參照第7A圖，測試頭電子單元從第3圖的測試控制器140接收刺激記憶體225中所儲存的測試配置資料、測試操作資料以及測試模式資料(操作500)。從刺激記憶體225提取測試配置資料(操作505)，並且配置刺激響應控制器(操作510)以執行所選擇的評估和表徵功能。從刺激記憶體225提取測試操作資料和測試模式資料(操作515)，並且產生刺激訊號的數位描述(操作520)。檢查儲存在刺激記憶體225中的測試操作資料中的迭代計數(操作522)。如果迭代計數指示將更多刺激訊號施加至第4圖至第6圖的(多個)磁穿隧接面裝置5，則對迭代計數設置迭代計數器(操作524)。
刺激訊號的數位描述接著由第4圖至第6圖的數位類比轉換器105轉換(操作525)。類比刺激訊號被傳輸至(多個)磁穿隧接面裝置5(操作530)。時序軌跡和類比刺激訊號的電壓準備被儲存至響應記憶體270(操作535)。來自類比刺激訊號的響應訊號在(多個)磁穿隧接面裝置5的第二端點被接收(操作540)，並且被傳輸至類比數位轉換器110，以轉換成數位響應訊號 (操作545)。數位響應訊號被儲存在響應記憶體270中(操作550)。基於測試配置，執行評估和表徵操作(操作555)，如第7B圖至第7G圖所示。如果第7B圖至第7G圖的評估和表徵操作具有多次迭代，則測試返回到A，並且類比刺激訊號被傳輸至(多個)磁穿隧接面裝置5並且繼續該處理(操作530)。如果沒有測試的迭代或所有迭代都已執行，則測試結束。
第7B圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。此執行表徵和評估(操作555a)的示例是(多個)磁穿隧接面裝置5的電阻計算，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓和時序軌跡(操作560a)。
從響應記憶體270讀取的讀取脈衝(第2B圖的第一響應讀取脈衝80和第二響應讀取脈衝85)的電壓被平均(操作560b)，並且平均值被儲存在響應記憶體270中(操作560c)。根據連接至磁穿隧接面裝置5的第二端點的第二終端電阻RT2 的第一端點的讀取脈衝(第2B圖的第一響應讀取脈衝80和第二響應讀取脈衝85)的平均電壓，從第二終端電阻RT2 的值推測電流。對每個讀取脈衝(第2B圖的第一響應讀取脈衝80和第二響應讀取脈衝85)計算(多個)磁穿隧接面裝置5的電阻(操作560d)，並且接著將(多個)磁穿隧接面裝置5的電阻儲存在響應記憶體270中。
第7C圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。此執行表徵和評估(操作555b)的示例是(多個)磁穿隧接面裝置5的微分電阻計算，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓和時序軌跡(操作565a)。從響應記憶體270讀取的個別的讀取脈衝(第2B圖的第一響應讀取脈衝80和第二響應讀取脈衝85)的電壓被平均(操作565b)，並且平均值被儲存在響應記憶體270中(操作565c)。
來自響應記憶體270的刺激脈衝的電壓(第8A圖的第一刺激讀取脈衝700和第二刺激讀取脈衝705)和響應脈衝的平均電壓(第8B圖的第一響應讀取脈衝710和第二響應讀取脈衝715)用來計算微分電阻(操作565d)，並且根據以下公式計算：

其中：

是磁穿隧接面裝置5的微分電阻。
是第一刺激讀取脈衝700的幅度值。
是第一響應讀取脈衝710的幅度值。
是第二刺激讀取脈衝705的幅度值。
是第二響應讀取脈衝715的幅度值。
第7D圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。在此實施例中，此執行表徵和評估(操作555c)的示例是(多個)磁穿隧接面裝置5的時間相關介電擊穿(time dependent dielectric breakdown；TDDB)計算，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓和時序軌跡(操作570a)。在時間相關介電擊穿(TDDB)計算中，(多個)磁穿隧接面裝置5經受一系列具有恆定幅度的刺激寫入訊號720a、...、720n且接續一個刺激讀取訊號725，如第9A圖所示。在(多個)磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號720a、...、720n和衰減的刺激讀取訊號725形成。
從數位響應讀取訊號(衰減的刺激讀取訊號725)計算(多個)磁穿隧接面裝置的電阻(操作570b)，並且確定在每個時序軌跡的磁穿隧接面裝置的電阻。隨著相應的時序軌跡，(多個)磁穿隧接面裝置5的電阻接著儲存在響應記憶體270中(操作570c)。如果測試操作指令需要刺激寫入訊號720a、...、720n的多次迭代，迭代計數器將被設置為大於1。如果不是，迭代計數器被設置為將刺激寫入訊號720a、...、720n單一傳輸至(多個)磁穿隧接面裝置5。迭代計數器被遞減(decrement)(操作570d)。迭代計數器接著被檢查，並且如果存在由測試操作指令指定的多次迭代，則將刺激寫入訊號720a、...、720n和刺激讀取訊號725傳輸至(多個)磁穿隧接面裝置5(操作530)。如果存在單次迭代或完成所有迭代，則確定(多個)磁穿隧接面裝置5的介電質的退化時間(操作570f)，並且將(多個)磁穿隧接面裝置5的退化時間儲存至響應記憶體270(操作570g)。
從響應記憶體270讀取(多個)磁穿隧接面裝置5的退化時間，並且退化時間用於確定(多個)磁穿隧接面裝置的介電質擊穿的機率與壓力時間的關係(操作570h)。介電質擊穿的機率與壓力時間的關係接著被儲存至響應記憶體270(操作570i)。
第7E圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。此執行表徵和評估(操作555d)的示例是(多個)磁穿隧接面裝置5的時間相關介電擊穿(time dependent dielectric breakdown；TDDB)計算，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓和時序軌跡(操作575a)。在時間相關介電擊穿(TDDB)計算中，(多個)磁穿隧接面裝置5經受一系列具有增加的步階幅度的刺激寫入訊號740a、740b、...、740n且接續刺激讀取訊號745a、745b、...、745n，如第10A圖所示。在(多個)磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號740a、740b、...、740n和衰減的刺激讀取訊號745a、745b、...、745n形成。
從數位響應讀取訊號(衰減的刺激讀取訊號745a、745b、...、745n)計算(多個)磁穿隧接面裝置的電阻(操作575b)，並且確定在每個時序軌跡的磁穿隧接面裝置的電阻。接著隨著相應的時序軌跡，將(多個)磁穿隧接面裝置5的電阻儲存在響應記憶體270中(操作575c)。如果測試操作指令需要刺激寫入訊號740a、...、740n的多次迭代，迭代計數器將被設置為大於1。如果不是，迭代計數器被設置為將刺激寫入訊號740a、...、740n單一傳輸至(多個)磁穿隧接面裝置5。迭代計數器被遞減(decrement)(操作575d)。迭代計數器接著被檢查，並且如果存在由測試操作指令指定的多次迭代，則將刺激寫入訊號740a、...、740n和刺激讀取訊號745a、...、745n傳輸至(多個)磁穿隧接面裝置5(操作530)。如果存在單次迭代或完成所有迭代，則確定(多個)磁穿隧接面裝置5的介電質的退化時間(操作575f)，並且將(多個)磁穿隧接面裝置5的退化時間儲存至響應記憶體270(操作575g)。
從響應記憶體270讀取(多個)磁穿隧接面裝置5的退化時間，並且退化時間用於確定(多個)磁穿隧接面裝置的介電質擊穿的機率與刺激寫入訊號740a、...、740n的電壓準位的關係(操作575h)。介電質擊穿的機率與刺激寫入訊號740a、...、740n的電壓準位的關係接著被儲存至響應記憶體270(操作575i)。
第7F圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。在此實施例中，此執行表徵和評估(操作555e)的示例是脈衝電流/電壓計算，其允許提取(多個)磁穿隧接面裝置5的穿隧磁阻(tunnel magnetoresistance；TMR)，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓和時序軌跡(操作580a)。在脈衝電流/電壓計算中，(多個)磁穿隧接面裝置5經受一系列具有增加的步階幅度的刺激寫入訊號740a、740b、...、740n接續刺激讀取訊號745a、745b、...、745n，如第10A圖所示。在(多個)磁穿隧接面裝置5的輸出端的響應訊號由衰減的刺激寫入訊號740a、740b、...、740n和衰減的刺激讀取訊號745a、745b、...、745n形成。
從數位響應讀取訊號(衰減的刺激讀取訊號745a、745b、...、745n)計算(多個)磁穿隧接面裝置的電阻(操作580b)，以確定在每個時序軌跡的磁穿隧接面裝置的電阻。接著隨著相應的時序軌跡，將(多個)磁穿隧接面裝置5的響應訊號的讀取週期期間的電阻儲存在響應記憶體270中(操作580c)。接著從數位響應寫入訊號(衰減的刺激寫入訊號740a、740b、...、740n)計算(多個)磁穿隧接面裝置的電阻(操作580d)，以確定在每個時序軌跡的磁穿隧接面裝置的電阻。隨著相應的時序軌跡，(多個)磁穿隧接面裝置5的響應訊號的寫入週期期間的電阻接著儲存在響應記憶體270中(操作580e)。根據所儲存的(多個)磁穿隧接面裝置5的響應訊號的寫入週期期間的電阻和響應訊號的讀取週期期間的電阻，確定穿隧磁阻切換電壓(操作580f)。接著，隨著相應的時序軌跡，將(多個)磁穿隧接面裝置5的穿隧磁阻切換電壓儲存在響應記憶體270中(操作580h)。
如果測試操作指令需要刺激寫入訊號740a、...、740n的多次迭代，迭代計數器將被設置為大於1。如果不是，迭代計數器被設置為將刺激寫入訊號740a、...、740n單一傳輸至(多個)磁穿隧接面裝置5。迭代計數器被遞減(decrement)(操作580g)。迭代計數器接著被檢查(操作580i)，以確定是否所有迭代完成(=0)，並且如果存在由測試操作指令指定的多次迭代，則將刺激寫入訊號740a、...、740n和刺激讀取訊號745a、...、745n傳輸至(多個)磁穿隧接面裝置5(操作530)。
如果迭代為零，則確定是否存在由測試操作指令指定的單次或多次迭代(操作580j)。如果測試操作指令指定了單次迭代，則完成脈衝電流/電壓測試。如果存在多次迭代，則探測穿隧磁阻計算的值以確定(多個)磁穿隧接面裝置5的切換事件的分佈(操作580k)，並且接著完成脈衝電流/電壓測試。
第7G圖是執行第7A圖的表徵和評估(操作555)的示例的流程圖。此執行表徵和評估(操作555f)的示例是(多個)磁穿隧接面裝置5的位元錯誤率計算，開始於從響應記憶體270提取數位刺激訊號和數位響應訊號的電壓(第11A圖的刺激讀取訊號770a、...、770n)和時序軌跡(操作585a)。
從響應記憶體226讀取的響應讀取脈衝(第11A圖的刺激讀取訊號770a、...、770n)的電壓是從在第二終端電阻RT2 的第一端點的測量結果導出的，第二終端電阻RT2 的第一端點連接至磁穿隧接面裝置5的第二端點，從第二終端電阻RT2 的值推斷出電流。對每個響應讀取脈衝(第11A圖的刺激讀取訊號770a、...、770n)計算(多個)磁穿隧接面裝置5的電阻(操作585b)，並且接著將(多個)磁穿隧接面裝置5的電阻儲存在響應記憶體270中。
現在返回第7A圖。當如第7B圖至第7G圖所示執行評估和表徵操作時(操作555)時，評估和表徵操作的資料被傳輸到第3圖的測試控制器140(操作560)。格式化評估和表徵操作資料，並構建評估和表徵操作的曲線圖。接著結束測試過程。
第9B圖是根據本揭露實施例之第9A圖的刺激訊號的恆定電壓的結果的線段735的示意圖，刺激訊號的恆定電壓由第4圖、第5圖以及第6圖的可配置功能電路260產生，以確定磁穿隧接面裝置的時間相關介電擊穿(TDDB)。從第9A圖的衰減的刺激寫入訊號720a、...、720n和衰減的刺激讀取訊號725確定的(多個)磁穿隧接面裝置5的電阻從第7D圖的響應記憶體270被傳輸至第3圖的測試控制器140。測試控制器140根據刺激寫入訊號720a、...、720n的脈衝寬度計算壓力的總時間。使用藉由第4圖、第5圖以及第6圖的可配置功能電路260所計算的電阻，測試控制器140確定(多個)磁穿隧接面裝置5的絕緣層的擊穿機率與時間的關係，如第9B圖的線段735所示。
第10B圖是根據本揭露實施例之第10A圖的刺激訊號的增加的步階電壓的結果的線段750的示意圖，刺激訊號的增加的步階電壓由第4圖、第5圖以及第6圖的可配置功能電路260產生，以確定(多個)磁穿隧接面裝置5的時間相關介電擊穿(TDDB)。從第10A圖的衰減的刺激寫入訊號740a、...、740n和衰減的刺激讀取訊號745a、...、745n確定的(多個)磁穿隧接面裝置5的電阻從第7E圖的響應記憶體270被傳輸至第3圖的測試控制器140。測試控制器140根據刺激寫入訊號740a、...、740n的脈衝寬度計算壓力的總時間。使用藉由第4圖、第5圖以及第6圖的可配置功能電路260所計算的電阻，測試控制器140確定(多個)磁穿隧接面裝置5的絕緣層的擊穿機率與時間的關係，如第10B圖的曲線750所示。
第10C圖和第10D圖是根據本揭露實施例之第10A圖的刺激訊號的增加的步階電壓的結果的示意圖，刺激訊號的增加的步階電壓由第4圖、第5圖以及第6圖的可配置功能電路260產生，以確定評估和分析操作脈衝之後的動態電阻和電阻，以提取(多個)磁穿隧接面裝置5的穿隧磁阻(TMR)。
從第10A圖的衰減的刺激寫入訊號740a、...、740n和衰減的刺激讀取訊號745a、...、745n確定的(多個)磁穿隧接面裝置5的電阻從第7F圖的響應記憶體270被傳輸至第3圖的測試控制器140。測試控制器140接著編排刺激寫入訊號740a、...、740n與在刺激讀取訊號745a、...、745n期間所確定的電阻的關係的表格，以用於第10C圖的線圖755。測試控制器140接著編排刺激寫入訊號740a、...、740n與在刺激寫入訊號740a、...、740n期間所確定的電阻的關係的表格，以用於第10D圖的線圖760。使用藉由第4圖、第5圖以及第6圖的可配置功能電路260所計算的電阻，顯示穿隧磁阻計算的值以說明(多個)磁穿隧接面裝置5的穿隧磁阻值。
第11B圖是根據本揭露實施例之第11A圖的刺激寫入訊號765a、765b、765c、...、765n和刺激讀取訊號770a、770b、770c、...、770n的評估和分析操作/響應波形的結果的曲線775的示意圖，刺激寫入訊號765a、765b、765c、...、765n和刺激讀取訊號770a、770b、770c、...、770n由第4圖、第5圖以及第6圖的可配置功能電路260產生，以確定(多個)磁穿隧接面裝置5的位元錯誤率。從第7G圖的刺激記憶體270提取隨著時序軌跡記錄的(多個)磁穿隧接面裝置5的電阻、相應的刺激寫入訊號765a、765b、765c、...、765n的電壓以及相應的激讀取訊號770a、770b、770c、...、770n的電壓。同樣地，將(多個)磁穿隧接面裝置5的失效的時序軌跡和電壓傳輸至第3圖的測試控制器140。第3圖的測試控制器140可以收集多個個別測試的結果，或者在各種實施例中，測試控制器140可以如第5圖和第6圖那樣配置，以測試多個磁穿隧接面裝置5。如果評估多個磁穿隧接面裝置5，則曲線775顯示了錯誤的機率與失效的寫入刺激電壓的關係。
儘管已經參考其優選實施例具體顯示和描述本揭露，但是所屬技術領域中具有通常知識者應理解，在不脫離本揭露的精神和範圍的情況下，可以在形式和細節上進行各種改變。具體來說，第3圖、第4圖、第5圖以及第6圖的刺激/響應控制器100的可配置功能電路260的配置可包括用於評估和表徵未顯示的磁穿隧接面裝置的其他功能。
本揭露提供一種刺激和響應控制器，被包括在磁電測試裝置，刺激和響應控制器用於評估和表徵至少一磁穿隧接面裝置。刺激和響應控制器包括通訊介面、可配置功能電路、測試功能配置器、刺激記憶體、刺激波形產生器、響應波形接收器、響應記憶體。通訊介面連接至測試控制器，以接收來自測試控制器的測試配置指令和測試刺激指令，並且將響應結果發送至測試控制器。可配置功能電路選擇性地被配置以在傳輸至測試控制器之前執行響應結果的分析和評估操作。測試功能配置器透過通訊介面與測試控制器通訊，以接收測試配置指令，並且被配置以解碼測試配置指令並將解碼的測試配置指令傳輸至可配置功能電路，以使可配置功能電路構成在測試配置指令中詳述的功能。刺激記憶體被配置以接收來自通訊介面的測試命令和指令資料，並且保存測試命令和指令資料。刺激波形產生器與刺激記憶體通訊，以從刺激記憶體提取測試命令和指令資料，並且被配置用於解碼測試命令和指令資料，以形成施加到磁穿隧接面裝置的第一端點的刺激訊號。響應波形接收器，與磁穿隧接面裝置通訊，以獲取來自磁穿隧接面裝置的至少一響應訊號。響應記憶體與響應波形接收器通訊，以接收響應訊號來保存響應訊號；與刺激波形產生器通訊，以接收刺激訊號和時序軌跡訊號，以便與響應訊號保持在一起；與可配置功能電路通訊，以將刺激訊號、響應訊號和時序軌跡訊號選擇性地傳輸至可配置功能電路，以用於執行分析和評估操作，並且接收來自可配置功能電路的結果資料；以及透過通訊介面與測試控制器通訊，以將結果資料傳輸至測試控制器。
在一些實施例中，刺激波形產生器和響應波形接收器接收來自測試控制器的觸發訊號，以觸發刺激訊號的傳輸和取得響應訊號。
在一些實施例中，刺激和響應控制器，更包括時序軌跡記錄器，與刺激波形產生器通訊，以接收指示刺激訊號被發送的時間的時序軌跡，並且被配置以記錄發送刺激訊號的時間。
在一些實施例中，可配置功能電路被配置以使用表示刺激訊號、響應訊號和時序軌跡訊號的資料執行分析和評估操作，分析和評估操作包括對用於磁穿隧接面裝置的多個刺激訊號或多個響應訊號的刺激訊號的電壓幅度及/或響應訊號的電壓幅度求平均、確定磁穿隧接面裝置的微分電阻、確定磁穿隧接面裝置在恆定壓力下的退化時間、確定磁穿隧接面裝置在步階壓力下的退化時間、確定磁穿隧接面裝置的失效次數的失效計數、確定磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估磁穿隧接面裝置的效能的其他功能。
在一些實施例中，刺激波形產生器與至少一數位類比轉換器(DAC)通訊，以將刺激訊號傳輸至數位類比轉換器，其中數位類比轉換器被配置以將刺激訊號轉換成至少一類比刺激訊號，類比刺激訊號被傳輸至磁穿隧接面裝置的第一端點。
在一些實施例中，響應波形接收器與至少一類比數位轉換器(ADC)通訊，以接收來自類比數位轉換器的類比響應訊號，其中類比數位轉換器被配置以將來自磁穿隧接面裝置的類比響應訊號轉換成響應訊號，響應訊號被傳輸至響應波形接收器。
在一些實施例中，刺激和響應控制器被建構在現場可程式化邏輯閘陣列內，現場可程式化邏輯閘陣列被配置使得測試配置指令組織現場可程式化邏輯閘陣列，以執行分析和評估操作。
在一些實施例中，可配置功能電路構成響應脈衝平均電路。
在一些實施例中，可配置功能電路構成微分電阻計算器，微分電阻計算器被配置以確定磁穿隧接面的微分電阻。
在一些實施例中，可配置功能電路構成在恆定壓力下的時間相關介電擊穿測試器。
在一些實施例中，可配置功能電路構成在步階壓力下的時間相關介電擊穿測試器。
在一些實施例中，可配置功能電路構成位元錯誤率計算器。
在一些實施例中，刺激和響應控制器，更包括控制介面，透過通訊介面與測試控制器通訊，以接收環境命令，並且控制介面被配置以編碼和調節環境命令以傳輸至環境硬體控制器，其中環境硬體控制器產生用於控制磁穿隧接面裝置的探針定位、溫度和磁場的命令。
本揭露提供一種磁電測試裝置。磁電測試裝置包括測試控制器、非暫態儲存媒體、刺激/響應控制器。測試控制器被配置以監管至少一磁穿隧接面裝置的測試操作。非暫態儲存媒體與測試控制器通訊，並且非暫態儲存媒體具有儲存在其上的指令程序，指令程序由測試控制器執行，用於監管測試操作。刺激/響應控制器與測試控制器通訊，並且刺激/響應控制器被配置以產生將施加至磁穿隧接面裝置的刺激訊號，並且獲取和保持來自磁穿隧接面裝置的響應訊號。刺激/響應控制器包括通訊介面、可配置功能電路、測試功能配置器、刺激記憶體、刺激波形產生器、響應波形接收器、響應記憶體。通訊介面連接至測試控制器，以接收來自測試控制器的測試配置指令和測試刺激指令，並且將響應結果發送至測試控制器。可配置功能電路選擇性地被配置以在傳輸至測試控制器之前執行響應結果的分析和評估操作。測試功能配置器透過通訊介面與測試控制器通訊，以接收測試配置指令，並且被配置以解碼測試配置指令並將解碼的測試配置指令傳輸至可配置功能電路，以使可配置功能電路構成在測試配置指令中詳述的功能。刺激記憶體被配置以接收來自通訊介面的測試命令和指令資料，並且保存測試命令和指令資料。刺激波形產生器與刺激記憶體通訊，以從刺激記憶體提取測試命令和指令資料，並且被配置用於解碼測試命令和指令資料，以形成施加到磁穿隧接面裝置的第一端點的刺激訊號。響應波形接收器與磁穿隧接面裝置通訊，以獲取來自磁穿隧接面裝置的至少一響應訊號。響應記憶體與響應波形接收器通訊，以接收響應訊號來保存響應訊號；與刺激波形產生器通訊，以接收刺激訊號和時序軌跡訊號，以便與響應訊號保持在一起；與可配置功能電路通訊，以將刺激訊號、響應訊號和時序軌跡訊號選擇性地傳輸至可配置功能電路，以用於執行分析和評估操作，並且接收來自可配置功能電路的結果資料；以及透過通訊介面與測試控制器通訊，以將結果資料傳輸至測試控制器。
在一些實施例中，刺激波形產生器和響應波形接收器接收來自測試控制器的觸發訊號，以觸發刺激訊號的傳輸和取得響應訊號。
在一些實施例中，刺激/響應控制器更包括時序軌跡記錄器，時序軌跡記錄器與刺激波形產生器通訊，以接收指示刺激訊號被發送的時間的時序軌跡，並且被配置以記錄發送刺激訊號的時間。
在一些實施例中，刺激/響應控制器更包括控制介面，控制介面透過通訊介面與測試控制器通訊，以接收環境命令，並且控制介面被配置以編碼和調節環境命令以傳輸至環境硬體控制器，其中環境硬體控制器產生用於控制磁穿隧接面裝置的探針定位、溫度和磁場的命令。
在一些實施例中，可配置功能電路被配置以使用表示刺激訊號、響應訊號和時序軌跡訊號的資料執行分析和評估操作，評估和分析操作包括對用於磁穿隧接面裝置的多個刺激訊號或多個響應訊號的刺激訊號的電壓幅度及/或響應訊號的電壓幅度求平均、確定磁穿隧接面裝置的微分電阻、確定磁穿隧接面裝置在恆定壓力下的退化時間、確定磁穿隧接面裝置在步階壓力下的退化時間、確定磁穿隧接面裝置的失效次數的失效計數、確定磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估磁穿隧接面裝置的效能的其他功能。
在一些實施例中，磁電測試裝置更包括測試頭電子單元。測試頭電子單元包括至少一數位類比轉換器(DAC)、至少一類比數位轉換器(ADC)以及至少一磁穿隧接面裝置保持器。數位類比轉換器(DAC)，與刺激/響應控制器的刺激波形產生器通訊，以接收刺激訊號，其中數位類比轉換器被配置以將刺激訊號轉換成至少一類比刺激訊號，類比刺激訊號被傳輸至磁穿隧接面裝置的第一端點。類比數位轉換器(ADC)，連接至磁穿隧接面裝置的第二端點，類比數位轉換器被配置以將來自磁穿隧接面裝置的第二端點的類比響應訊號轉換成數位響應訊號，並且類比數位轉換器與磁穿隧接面裝置的響應波形接收器通訊，以將數位響應訊號傳輸至響應波形接收器。磁穿隧接面裝置保持器，被配置以固定磁穿隧接面裝置的第一端點和第二端點，使得磁穿隧接面裝置的第一端點連接至刺激/響應控制器的刺激波形產生器，並且磁穿隧接面裝置的第一端點連接至刺激/響應控制器的響應波形接收器。
在一些實施例中，測試頭電子單元包括磁穿隧接面裝置保持器、數位類比轉換器、類比數位轉換器。刺激/響應控制器更包括磁穿隧接面裝置輸入選擇器和磁穿隧接面裝置輸出選擇器。磁穿隧接面裝置輸入選擇器，與刺激波形產生器通訊，以接收刺激訊號，並且與控制介面通訊，以接收選擇訊號，其中選擇訊號確定哪個或所有的數位類比轉換器將會接收刺激訊號，刺激訊號將轉換成類比刺激訊號，類比刺激訊號將施加至所選擇的磁穿隧接面裝置。磁穿隧接面裝置輸出選擇器，接收來自類比數位轉換器的數位響應訊號，並且與控制介面通訊，以接收選擇訊號，以確定哪個或所有的類比數位轉換器的數位響應訊號被選擇傳輸至響應波形接收器。
在一些實施例中，測試頭電子單元包括磁穿隧接面裝置保持器，磁穿隧接面裝置保持器被配置以固定磁穿隧接面裝置陣列和數位類比轉換器；其中磁穿隧接面裝置陣列以第一維度和第二維度排列；其中數位類比轉換器之一者與磁穿隧接面裝置陣列的第一維度的一排相關聯；並且其中刺激/響應控制器更包括磁穿隧接面裝置列選擇器，磁穿隧接面裝置列選擇器與刺激波形產生器通訊，以接收刺激訊號，並且與控制介面通訊，以接收選擇訊號，其中選擇訊號確定將要接收刺激訊號的數位類比轉換器，刺激訊號將轉換成類比刺激訊號，類比刺激訊號將施加至所選擇的磁穿隧接面裝置陣列的第一維度的一排。
在一些實施例中，類比數位轉換器之一者與磁穿隧接面裝置陣列的第二維度的一排相關聯，以接收所選擇的第一維度的一排的一個啟動磁穿隧接面裝置的響應訊號；其中類比數位轉換器的輸出端連接至響應波形接收器，以將第一維度的一排的數位響應訊號傳送至響應波形接收器，其中響應波形接收器被配置以將所選擇的第一維度的一排的磁穿隧接面裝置的響應訊號傳輸至響應記憶體。
在一些實施例中，刺激/響應控制器被建構在現場可程式化邏輯閘陣列內，現場可程式化邏輯閘陣列被配置使得測試配置指令組織現場可程式化邏輯閘陣列，以執行分析和評估操作。
在一些實施例中，可配置功能電路構成響應脈衝平均電路。
在一些實施例中，可配置功能電路構成微分電阻計算器，微分電阻計算器被配置以確定磁穿隧接面的微分電阻。
在一些實施例中，可配置功能電路構成在恆定壓力下的時間相關介電擊穿測試器。
在一些實施例中，可配置功能電路構成在步階壓力下的時間相關介電擊穿測試器。
在一些實施例中，可配置功能電路構成位元錯誤率計算器。
本揭露提供一種磁穿隧接面裝置的電性評估方法。磁穿隧接面裝置的電性評估方法包括從測試控制器接收測試配置指令、測試模式資料以及測試操作資料；在刺激記憶體中保持測試配置指令、測試模式資料以及測試操作資料；解碼測試配置指令；配置可配置功能電路，以執行指定測試評估和分析功能；解碼測試操作資料；基於測試配置指令、測試模式資料以及測試操作資料產生刺激波形；將刺激波形轉換成類比刺激波形；在接收到觸發時序訊號時，將類比刺激波形傳輸至磁穿隧接面裝置的第一端點；基於觸發時序訊號產生時序軌跡；將時序軌跡和刺激訊號的電壓幅度儲存至響應記憶體中；當類比刺激波形透過磁穿隧接面裝置傳輸時，衰減類比刺激波形，使得響應訊號產生在磁穿隧接面裝置的第二端點，並且跨越終端電阻；記錄並且將響應訊號轉換成指示其電壓幅度的數位響應訊號；將數位響應訊號的電壓幅度儲存至響應記憶體；提取刺激訊號與數位響應訊號二者的電壓幅度以及時序軌跡的時序值，以用於配置測試器實行的功能；執行在可配置功能電路中配置的指定測試評估和分析功能；將指定測試評估和分析功能的結果儲存在響應記憶體中；以及提取儲存的指定測試評估和分析功能的結果，以傳輸至測試控制器用於進一步的分析和顯示。
在一些實施例中，刺激記憶體和響應記憶體是非暫態儲存媒體。
在一些實施例中，指定測試評估和分析功能被配置以使用表示刺激訊號、響應訊號和時序軌跡訊號的資料執行指定測試評估和分析功能，指定測試評估和分析功能包括對用於磁穿隧接面裝置的多個刺激訊號或多個響應訊號的刺激訊號的電壓幅度及/或響應訊號的電壓幅度求平均、確定磁穿隧接面裝置的微分電阻、確定磁穿隧接面裝置在恆定壓力下的退化時間、確定磁穿隧接面裝置在步階壓力下的退化時間、確定磁穿隧接面裝置的失效次數的失效計數、確定磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估磁穿隧接面裝置的效能的其他功能。
在一些實施例中，指定測試評估和分析功能構成響應脈衝平均功能。
在一些實施例中，指定測試評估和分析功能構成微分電阻計算，微分電阻計算被配置以確定磁穿隧接面的微分電阻。
在一些實施例中，指定測試評估和分析功能構成在恆定壓力下的時間相關介電擊穿測試。
在一些實施例中，指定測試評估和分析功能構成在步階壓力下的時間相關介電擊穿測試。
在一些實施例中，指定測試評估和分析功能構成位元錯誤率計算。
5‧‧‧磁穿隧接面裝置
6‧‧‧自由磁性層
7‧‧‧穿隧能障絕緣層
8‧‧‧固定磁性層
10‧‧‧磁化
11‧‧‧磁化
12‧‧‧磁化
15‧‧‧待測裝置保持器
16‧‧‧第一待測裝置接觸點
17‧‧‧第二待測裝置接觸點
18‧‧‧接地參考接觸點
20‧‧‧測試頭電子單元
25‧‧‧任意字元產生器
40‧‧‧數位轉換器電路
45‧‧‧計算機系統
50‧‧‧數位字元
55‧‧‧數位字元
60‧‧‧刺激寫入脈衝
65‧‧‧第一刺激讀取脈衝
70‧‧‧第二刺激讀取脈衝
75‧‧‧響應寫入脈衝
80‧‧‧第一響應讀取脈衝
85‧‧‧第二響應讀取脈衝
120‧‧‧測試頭電子單元
100‧‧‧刺激/響應控制器
140‧‧‧測試控制器
130‧‧‧環境控制器
135‧‧‧通訊介面
105‧‧‧數位類比轉換器
107‧‧‧類比刺激訊號/刺激波形
110‧‧‧類比數位轉換器
112‧‧‧類比響應訊號/響應波形
255‧‧‧功能配置/控制電路
200‧‧‧通訊介面
205‧‧‧輸入連接
215a‧‧‧環境命令
280‧‧‧控制介面
285a‧‧‧磁場控制
285b‧‧‧熱控制
285c‧‧‧探測控制
215b‧‧‧測試配置指令
257‧‧‧配置訊號
260‧‧‧可配置功能電路
215c‧‧‧測試模式資料
225‧‧‧刺激記憶體
220‧‧‧觸發訊號
240‧‧‧刺激波形產生器
270‧‧‧響應記憶體
RT1‧‧‧第一終端電阻
RT2‧‧‧第二終端電阻
V1、V2‧‧‧數值
250‧‧‧響應波形接收器
261‧‧‧刺激/響應脈衝平均電路
262‧‧‧微分電阻計算器
263‧‧‧時間相關介電擊穿測試器
264‧‧‧時間相關恆定電壓介電擊穿評估電路
265‧‧‧時間相關步階電壓介電擊穿評估電路
266‧‧‧脈衝電流/電壓計算器
267‧‧‧位元錯誤率計算器
700‧‧‧第一刺激讀取脈衝
705‧‧‧第二刺激讀取脈衝
710‧‧‧第一響應讀取脈衝
715‧‧‧第二響應讀取脈衝
720a-720n‧‧‧刺激寫入訊號
725‧‧‧刺激讀取訊號
740a-740n‧‧‧刺激寫入訊號
745a-745n‧‧‧刺激讀取訊號
765a-765n‧‧‧刺激寫入訊號
770a-770n‧‧‧刺激讀取訊號
275‧‧‧輸出端
300‧‧‧刺激/響應控制器
107a-107n‧‧‧類比刺激訊號
112a-112n‧‧‧響應類比訊號/響應波形
305‧‧‧待測裝置輸入選擇器
320‧‧‧待測裝置輸出選擇器
315‧‧‧測試夾具選擇控制
310a-310n‧‧‧測試夾具
307a-307n‧‧‧輸出端
312a-312n‧‧‧測試夾具
400‧‧‧刺激/響應控制器
405‧‧‧陣列行選擇器
410‧‧‧行選擇控制
415‧‧‧磁穿隧接面裝置陣列
450‧‧‧響應波形接收器
500-560‧‧‧操作
735‧‧‧線段
750‧‧‧線段
755‧‧‧線圖
760‧‧‧線圖
775‧‧‧曲線
第1A圖是現有技術的磁穿隧接面裝置的示意圖。
第1B圖是用於確定現有技術的磁穿隧接面裝置的電性的磁電測試裝置的示意圖。
第2A圖是在第1B圖的磁電測試裝置中施加至第1A圖的磁穿隧接面裝置的刺激波形的曲線圖。
第2B圖是在第1B圖的磁電測試裝置中從第1A圖的磁穿隧接面裝置接收的響應波形的曲線圖。
第3圖是根據本揭露實施例之用於確定磁穿隧接面裝置的電性的磁電測試裝置的示意圖。
第4圖是根據本揭露實施例之可配置的刺激/響應控制器的示意圖，刺激/響應控制器被配置以產生施加至磁穿隧接面裝置的類比刺激訊號、接收來自磁穿隧接面裝置的響應波形、以及處理數位響應訊號以確定磁穿隧接面裝置的特性。
第5圖是根據本揭露實施例之可配置的刺激/響應控制器的示意圖，刺激/響應控制器被配置以產生類比刺激訊號來評估多個磁穿隧接面裝置、接收來自磁穿隧接面裝置的響應波形、以及處理數位響應訊號以確定磁穿隧接面裝置的特性。
第6圖是根據本揭露實施例之可配置的刺激/響應控制器的示意圖，刺激/響應控制器被配置以產生類比刺激訊號來評估磁穿隧接面裝置陣列、接收來自磁穿隧接面裝置陣列的響應波形、以及處理數位響應訊號以確定磁穿隧接面裝置陣列的磁穿隧接面裝置的特性。
第7A圖至第7G圖是根據本揭露實施例之詳細描述用於測試和評估磁穿隧接面裝置的方法的流程圖。
第8A圖和第8B圖是根據本揭露實施例之藉由刺激/響應控制器產生的刺激波形和響應波形的曲線圖，用於確定磁穿隧接面裝置的微分電阻。
第9A圖是根據本揭露實施例之藉由可配置的刺激/響應控制器產生的刺激訊號的恆定電壓的曲線圖，用於確定磁穿隧接面裝置的時間相關介電擊穿(TDDB)。
第9B圖是根據本揭露實施例之藉由第9A圖的刺激/響應控制器產生的刺激訊號的恆定電壓的結果的曲線圖，用於確定磁穿隧接面裝置的時間相關介電擊穿(TDDB)。
第10A圖是根據本揭露實施例之藉由可配置的刺激/響應控制器產生的刺激訊號的增加的步階電壓的曲線圖，用於確定磁穿隧接面裝置的時間相關介電擊穿(TDDB)。
第10B圖是根據本揭露實施例之藉由第10A圖的可配置的刺激/響應控制器產生的刺激訊號的增加的步階電壓的結果的曲線圖，用於確定磁穿隧接面裝置的時間相關介電擊穿(TDDB)。
第10C圖和第10D圖是根據本揭露實施例之藉由第10A圖的可配置的刺激/響應控制器產生的刺激訊號的增加的步階電壓的結果的曲線圖，用於確定評估和分析操作脈衝之後的動態電阻和電阻，以提取磁穿隧接面裝置的穿隧磁阻(TMR)。
第11A圖是根據本揭露實施例之藉由可配置的刺激/響應控制器產生的刺激訊號的評估和分析操作/響應波形的曲線圖，用於確定磁穿隧接面裝置的位元錯誤率。
第11B圖是根據本揭露實施例之藉由第11A圖的可配置的刺激/響應控制器產生的刺激訊號的評估和分析操作/響應波形的結果的曲線圖，用於確定磁穿隧接面裝置的位元錯誤率。

Claims (36)

  1. 一種刺激和響應控制器，被包括在一磁電測試裝置中，上述刺激和響應控制器用於評估和表徵至少一磁穿隧接面裝置，上述刺激和響應控制器包括： 一通訊介面，連接至一測試控制器，以接收來自上述測試控制器的複數測試配置指令和複數測試刺激指令，並且將複數響應結果發送至上述測試控制器； 一可配置功能電路，選擇性地被配置以在傳輸至上述測試控制器之前執行上述響應結果的複數分析和評估操作； 一測試功能配置器，透過上述通訊介面與上述測試控制器通訊，以接收上述測試配置指令，並且被配置以解碼上述測試配置指令並將解碼的上述測試配置指令傳輸至上述可配置功能電路，以使上述可配置功能電路構成在上述測試配置指令中詳述的功能； 一刺激記憶體，被配置以接收來自上述通訊介面的複數測試命令和複數指令資料，並且保存上述測試命令和上述指令資料； 一刺激波形產生器，與上述刺激記憶體通訊，以從上述刺激記憶體提取上述測試命令和上述指令資料，並且被配置用於解碼上述測試命令和上述指令資料，以形成施加到上述磁穿隧接面裝置的一第一端點的一刺激訊號； 一響應波形接收器，與上述磁穿隧接面裝置通訊，以獲取來自上述磁穿隧接面裝置的至少一響應訊號；以及 一響應記憶體，與上述響應波形接收器通訊，以接收上述響應訊號來保存上述響應訊號，其中上述響應記憶體與上述刺激波形產生器通訊，以接收上述刺激訊號和複數時序軌跡訊號，以便與上述響應訊號一起保存，其中上述響應記憶體與上述可配置功能電路通訊，以將上述刺激訊號、上述響應訊號和上述時序軌跡訊號選擇性地傳輸至上述可配置功能電路，以用於執行上述分析和評估操作，並且接收來自上述可配置功能電路的結果資料，並且上述響應記憶體透過上述通訊介面與上述測試控制器通訊，以將上述結果資料傳輸至上述測試控制器。
  2. 如申請專利範圍第1項所述之刺激和響應控制器，其中上述刺激波形產生器和上述響應波形接收器接收來自上述測試控制器的一觸發訊號，以觸發上述刺激訊號的傳輸和取得上述響應訊號。
  3. 如申請專利範圍第2項所述之刺激和響應控制器，更包括一時序軌跡記錄器，與上述刺激波形產生器通訊，以接收指示上述刺激訊號被發送之時間的複數時序軌跡，並且被配置以記錄發送上述刺激訊號的時間。
  4. 如申請專利範圍第1項所述之刺激和響應控制器，其中上述可配置功能電路被配置以使用表示上述刺激訊號、響應訊號和上述時序軌跡訊號的資料執行上述分析和評估操作，上述分析和評估操作包括對用於上述磁穿隧接面裝置的多個上述刺激訊號或多個上述響應訊號的上述刺激訊號的電壓幅度及/或上述響應訊號的電壓幅度求平均、確定上述磁穿隧接面裝置的微分電阻、確定上述磁穿隧接面裝置在恆定壓力下的退化時間、確定上述磁穿隧接面裝置在步階壓力下的退化時間、確定上述磁穿隧接面裝置的失效次數的失效計數、確定上述磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估上述磁穿隧接面裝置的效能的其他功能。
  5. 如申請專利範圍第1項所述之刺激和響應控制器，其中上述刺激波形產生器與至少一數位類比轉換器(DAC)通訊，以將上述刺激訊號傳輸至上述數位類比轉換器，其中上述數位類比轉換器被配置以將上述刺激訊號轉換成至少一類比刺激訊號，上述類比刺激訊號被傳輸至上述磁穿隧接面裝置的上述第一端點。
  6. 如申請專利範圍第1項所述之刺激和響應控制器，其中上述響應波形接收器與至少一類比數位轉換器(ADC)通訊，以接收來自上述類比數位轉換器的一類比響應訊號，其中上述類比數位轉換器被配置以將來自上述磁穿隧接面裝置的上述類比響應訊號轉換成上述響應訊號，上述響應訊號被傳輸至上述響應波形接收器。
  7. 如申請專利範圍第1項所述之刺激和響應控制器，其中上述刺激和響應控制器被建構在一現場可程式化邏輯閘陣列內，上述現場可程式化邏輯閘陣列被配置使得上述測試配置指令組織上述現場可程式化邏輯閘陣列，以執行上述分析和評估操作。
  8. 如申請專利範圍第4項所述之刺激和響應控制器，其中上述可配置功能電路構成一響應脈衝平均電路。
  9. 如申請專利範圍第4項所述之刺激和響應控制器，其中上述可配置功能電路構成一微分電阻計算器，上述微分電阻計算器被配置以確定一磁穿隧接面的微分電阻。
  10. 如申請專利範圍第4項所述之刺激和響應控制器，其中上述可配置功能電路構成在恆定壓力下的一時間相關介電擊穿測試器。
  11. 如申請專利範圍第4項所述之刺激和響應控制器，其中上述可配置功能電路構成在步階壓力下的一時間相關介電擊穿測試器。
  12. 如申請專利範圍第4項所述之刺激和響應控制器，其中上述可配置功能電路構成一位元錯誤率計算器。
  13. 如申請專利範圍第1項所述之刺激和響應控制器，更包括一控制介面，透過上述通訊介面與上述測試控制器通訊，以接收複數環境命令，並且上述控制介面被配置以編碼和調節上述環境命令以傳輸至一環境硬體控制器，其中上述環境硬體控制器產生用於控制上述磁穿隧接面裝置的探針定位、溫度和磁場的命令。
  14. 一種磁電測試裝置，包括： 一測試控制器，被配置以監管至少一磁穿隧接面裝置的複數測試操作； 一非暫態儲存媒體，與上述測試控制器通訊，並且上述非暫態儲存媒體具有儲存在其上的複數指令程序，上述指令程序由上述測試控制器執行，用於監管上述測試操作； 一刺激/響應控制器，與上述測試控制器通訊，並且上述刺激/響應控制器被配置以產生將施加至上述磁穿隧接面裝置的複數刺激訊號，並且獲取和保持來自上述磁穿隧接面裝置的複數響應訊號，上述刺激/響應控制器包括： 一通訊介面，連接至上述測試控制器，以接收來自上述測試控制器的複數測試配置指令和複數測試刺激指令，並且將複數響應結果發送至上述測試控制器； 一可配置功能電路，選擇性地被配置以在傳輸至上述測試控制器之前執行上述響應結果的複數分析和評估操作； 一測試功能配置器，透過上述通訊介面與上述測試控制器通訊，以接收上述測試配置指令，並且被配置以解碼上述測試配置指令並將解碼的上述測試配置指令傳輸至上述可配置功能電路，以使上述可配置功能電路構成在上述測試配置指令中詳述的功能； 一刺激記憶體，被配置以接收來自上述通訊介面的複數測試命令和複數指令資料，並且保存上述測試命令和上述指令資料； 一刺激波形產生器，與上述刺激記憶體通訊，以從上述刺激記憶體提取上述測試命令和上述指令資料，並且被配置用於解碼上述測試命令和上述指令資料，以形成施加到上述磁穿隧接面裝置的一第一端點的一刺激訊號； 一響應波形接收器，與上述磁穿隧接面裝置通訊，以獲取來自上述磁穿隧接面裝置的至少一響應訊號；以及 一響應記憶體，與上述響應波形接收器通訊，以接收上述響應訊號來保存上述響應訊號；與上述刺激波形產生器通訊，以接收上述刺激訊號和複數時序軌跡訊號，以便與上述響應訊號保持在一起；與上述可配置功能電路通訊，以將上述刺激訊號、上述響應訊號和上述時序軌跡訊號選擇性地傳輸至上述可配置功能電路，以用於執行上述分析和評估操作，並且接收來自上述可配置功能電路的結果資料；以及透過上述通訊介面與上述測試控制器通訊，以將上述結果資料傳輸至上述測試控制器。
  15. 如申請專利範圍第14項所述之磁電測試裝置，其中上述刺激波形產生器和上述響應波形接收器接收來自上述測試控制器的一觸發訊號，以觸發上述刺激訊號的傳輸和取得上述響應訊號。
  16. 如申請專利範圍第15項所述之磁電測試裝置，其中上述刺激/響應控制器更包括一時序軌跡記錄器，上述時序軌跡記錄器與上述刺激波形產生器通訊，以接收指示上述刺激訊號被發送的時間的複數時序軌跡，並且被配置以記錄發送上述刺激訊號的時間。
  17. 如申請專利範圍第14項所述之磁電測試裝置，其中上述刺激/響應控制器更包括一控制介面，上述控制介面透過上述通訊介面與上述測試控制器通訊，以接收複數環境命令，並且上述控制介面被配置以編碼和調節上述環境命令以傳輸至一環境硬體控制器，其中上述環境硬體控制器產生用於控制上述磁穿隧接面裝置的探針定位、溫度和磁場的命令。
  18. 如申請專利範圍第14項所述之磁電測試裝置，其中上述可配置功能電路被配置以使用表示上述刺激訊號、響應訊號和上述時序軌跡訊號的資料執行上述分析和評估操作，上述評估和分析操作包括對用於上述磁穿隧接面裝置的多個上述刺激訊號或多個上述響應訊號的上述刺激訊號的電壓幅度及/或上述響應訊號的電壓幅度求平均、確定上述磁穿隧接面裝置的微分電阻、確定上述磁穿隧接面裝置在恆定壓力下的退化時間、確定上述磁穿隧接面裝置在步階壓力下的退化時間、確定上述磁穿隧接面裝置的失效次數的失效計數、確定上述磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估上述磁穿隧接面裝置的效能的其他功能。
  19. 如申請專利範圍第17項所述之磁電測試裝置，更包括一測試頭電子單元，上述測試頭電子單元包括： 至少一數位類比轉換器(DAC)，與上述刺激/響應控制器的上述刺激波形產生器通訊，以接收上述刺激訊號，其中上述數位類比轉換器被配置以將上述刺激訊號轉換成至少一類比刺激訊號，上述類比刺激訊號被傳輸至上述磁穿隧接面裝置的上述第一端點； 至少一類比數位轉換器(ADC)，連接至上述磁穿隧接面裝置的一第二端點，上述類比數位轉換器被配置以將來自上述磁穿隧接面裝置的上述第二端點的一類比響應訊號轉換成一數位響應訊號，並且上述類比數位轉換器與上述磁穿隧接面裝置的上述響應波形接收器通訊，以將上述數位響應訊號傳輸至上述響應波形接收器；以及 至少一磁穿隧接面裝置保持器，被配置以固定上述磁穿隧接面裝置的上述第一端點和上述第二端點，使得上述磁穿隧接面裝置的上述第一端點連接至上述刺激/響應控制器的上述刺激波形產生器，並且上述磁穿隧接面裝置的上述第一端點連接至上述刺激/響應控制器的上述響應波形接收器。
  20. 如申請專利範圍第19項所述之磁電測試裝置，其中上述測試頭電子單元包括複數磁穿隧接面裝置保持器、複數數位類比轉換器、複數類比數位轉換器，並且上述刺激/響應控制器更包括： 一磁穿隧接面裝置輸入選擇器，與上述刺激波形產生器通訊，以接收上述刺激訊號，並且與上述控制介面通訊，以接收一選擇訊號，其中上述選擇訊號確定哪個或所有的上述數位類比轉換器將會接收上述刺激訊號，上述刺激訊號將轉換成上述類比刺激訊號，上述類比刺激訊號將施加至所選擇的上述磁穿隧接面裝置；以及 一磁穿隧接面裝置輸出選擇器，接收來自上述類比數位轉換器的上述數位響應訊號，並且與上述控制介面通訊，以接收上述選擇訊號，以確定哪個或所有的上述類比數位轉換器的上述數位響應訊號被選擇傳輸至上述響應波形接收器。
  21. 如申請專利範圍第19項所述之磁電測試裝置，其中上述測試頭電子單元包括一磁穿隧接面裝置保持器，上述磁穿隧接面裝置保持器被配置以固定一磁穿隧接面裝置陣列和複數數位類比轉換器；其中上述磁穿隧接面裝置陣列以一第一維度和一第二維度排列；其中上述數位類比轉換器之一者與上述磁穿隧接面裝置陣列的上述第一維度的一排相關聯；並且其中上述刺激/響應控制器更包括一磁穿隧接面裝置列選擇器，上述磁穿隧接面裝置列選擇器與上述刺激波形產生器通訊，以接收上述刺激訊號，並且與上述控制介面通訊，以接收一選擇訊號，其中上述選擇訊號確定將要接收上述刺激訊號的上述數位類比轉換器，上述刺激訊號將轉換成上述類比刺激訊號，上述類比刺激訊號將施加至所選擇的上述磁穿隧接面裝置陣列的上述第一維度的一排。
  22. 如申請專利範圍第21項所述之磁電測試裝置，其中上述類比數位轉換器之一者與上述磁穿隧接面裝置陣列的上述第二維度的一排相關聯，以接收所選擇的上述第一維度的一排的一個啟動磁穿隧接面裝置的上述響應訊號；其中上述類比數位轉換器的複數輸出端連接至上述響應波形接收器，以將上述第一維度的一排的上述數位響應訊號傳送至上述響應波形接收器，其中上述響應波形接收器被配置以將所選擇的上述第一維度的一排的上述磁穿隧接面裝置的上述響應訊號傳輸至上述響應記憶體。
  23. 如申請專利範圍第14所述之磁電測試裝置，其中上述刺激/響應控制器被建構在一現場可程式化邏輯閘陣列內，上述現場可程式化邏輯閘陣列被配置使得上述測試配置指令組織上述現場可程式化邏輯閘陣列，以執行上述分析和評估操作。
  24. 如申請專利範圍第16項所述之磁電測試裝置，其中上述可配置功能電路構成一響應脈衝平均電路。
  25. 如申請專利範圍第16項所述之磁電測試裝置，其中上述可配置功能電路構成一微分電阻計算器，上述微分電阻計算器被配置以確定一磁穿隧接面的微分電阻。
  26. 如申請專利範圍第16項所述之磁電測試裝置，其中上述可配置功能電路構成在恆定壓力下的一時間相關介電擊穿測試器。
  27. 如申請專利範圍第16項所述之磁電測試裝置，其中上述可配置功能電路構成在步階壓力下的一時間相關介電擊穿測試器。
  28. 如申請專利範圍第16項所述之磁電測試裝置，其中上述可配置功能電路構成一位元錯誤率計算器。
  29. 一種磁穿隧接面裝置的電性評估方法，包括： 從一測試控制器接收複數測試配置指令、測試模式資料以及測試操作資料； 在一刺激記憶體中保持上述測試配置指令、上述測試模式資料以及上述測試操作資料； 解碼上述測試配置指令； 配置一可配置功能電路，以執行一指定測試評估和分析功能； 解碼上述測試操作資料； 基於上述測試配置指令、上述測試模式資料以及上述測試操作資料產生一刺激波形； 將上述刺激波形轉換成一類比刺激波形； 在接收到一觸發時序訊號時，將上述類比刺激波形傳輸至上述磁穿隧接面裝置的一第一端點； 基於上述觸發時序訊號產生複數時序軌跡； 將上述時序軌跡和上述刺激訊號的一電壓幅度儲存至一響應記憶體中； 當上述類比刺激波形透過上述磁穿隧接面裝置傳輸時，衰減上述類比刺激波形，使得一響應訊號產生在上述磁穿隧接面裝置的一第二端點，並且跨越一終端電阻； 記錄上述響應訊號並且將上述響應訊號轉換成指示其電壓幅度的一數位響應訊號； 將上述數位響應訊號的電壓幅度儲存至上述響應記憶體； 提取上述刺激訊號與上述數位響應訊號二者的電壓幅度以及上述時序軌跡的時序值，以用於配置測試器實行的功能； 執行在上述可配置功能電路中配置的上述指定測試評估和分析功能； 將上述指定測試評估和分析功能的結果儲存在上述響應記憶體中；以及 提取所儲存之上述指定測試評估和分析功能的結果，以傳輸至上述測試控制器用於進一步的分析和顯示。
  30. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述刺激記憶體和上述響應記憶體是非暫態儲存媒體。
  31. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能被配置以使用表示上述刺激訊號、響應訊號和上述時序軌跡的資料執行上述指定測試評估和分析功能，上述指定測試評估和分析功能包括對用於上述磁穿隧接面裝置的多個上述刺激訊號或多個上述響應訊號的上述刺激訊號的電壓幅度及/或上述響應訊號的電壓幅度求平均、確定上述磁穿隧接面裝置的微分電阻、確定上述磁穿隧接面裝置在恆定壓力下的退化時間、確定上述磁穿隧接面裝置在步階壓力下的退化時間、確定上述磁穿隧接面裝置的失效次數的失效計數、確定上述磁穿隧接面裝置的位元錯誤率、或確定用於表徵和評估上述磁穿隧接面裝置的效能的其他功能。
  32. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能構成一響應脈衝平均功能。
  33. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能構成一微分電阻計算，上述微分電阻計算被配置以確定一磁穿隧接面的微分電阻。
  34. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能構成在恆定壓力下的一時間相關介電擊穿測試。
  35. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能構成在步階壓力下的一時間相關介電擊穿測試。
  36. 如申請專利範圍第29項所述之磁穿隧接面裝置的電性評估方法，其中上述指定測試評估和分析功能構成一位元錯誤率計算。
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944256B2 (ja) * 1991-06-10 1999-08-30 三菱電機株式会社 デバッグ用プログラム作成方法
US6067262A (en) * 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
US6536006B1 (en) * 1999-11-12 2003-03-18 Advantest Corp. Event tester architecture for mixed signal testing
US6717429B2 (en) 2000-06-30 2004-04-06 Texas Instruments Incorporated IC having comparator inputs connected to core circuitry and output pad
US6874111B1 (en) * 2000-07-26 2005-03-29 International Business Machines Corporation System initialization of microcode-based memory built-in self-test
US6681359B1 (en) * 2000-08-07 2004-01-20 Cypress Semiconductor Corp. Semiconductor memory self-test controllable at board level using standard interface
JP2003332443A (ja) * 2002-05-08 2003-11-21 Toshiba Corp 半導体集積回路とその設計支援装置およびテスト方法
US6927569B2 (en) 2002-09-16 2005-08-09 International Business Machines Corporation Techniques for electrically characterizing tunnel junction film stacks with little or no processing
US7356741B2 (en) * 2002-11-26 2008-04-08 Infineon Technologies Ag Modular test controller with BIST circuit for testing embedded DRAM circuits
US7159145B2 (en) * 2003-05-12 2007-01-02 Infineon Technologies Ag Built-in self test system and method
US7376872B1 (en) * 2004-11-01 2008-05-20 Lattice Semiconductor Corporation Testing embedded memory in integrated circuits such as programmable logic devices
JP2006269907A (ja) 2005-03-25 2006-10-05 Tdk Corp トンネル磁気抵抗効果素子の検査方法及び装置、トンネル磁気抵抗効果素子の製造方法、並びにトンネル磁気抵抗効果素子
US7158407B2 (en) 2005-04-29 2007-01-02 Freescale Semiconductor, Inc. Triple pulse method for MRAM toggle bit characterization
US7327153B2 (en) 2005-11-02 2008-02-05 Texas Instruments Incorporated Analog built-in self-test module
US7404122B2 (en) * 2006-05-31 2008-07-22 Agilent Technologies, Inc. Mapping logic for loading control of crossbar multiplexer select RAM
US7486205B2 (en) 2006-11-28 2009-02-03 Samplify Systems, Inc. Compression and decompression of stimulus and response waveforms in automated test systems
US7929334B2 (en) 2009-01-29 2011-04-19 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (MRAM)
US20140139209A1 (en) 2012-11-19 2014-05-22 Qualcomm Incorporated Magnetic automatic testing equipment (ate) memory tester
US9252187B2 (en) 2013-03-08 2016-02-02 Avalanche Technology, Inc. Devices and methods for measurement of magnetic characteristics of MRAM wafers using magnetoresistive test strips
US9514842B2 (en) * 2014-09-24 2016-12-06 Apple Inc. Memory testing system
US20160245864A1 (en) 2015-02-20 2016-08-25 Texas Test Corporation Automatic test apparatus for functional digital testing of multiple semiconductor integrated circuit devices
US10041992B2 (en) * 2016-03-18 2018-08-07 Az, Llc Remote sensing and probing of high-speed electronic devices
US10598722B1 (en) * 2016-12-23 2020-03-24 Advanced Testing Technologies, Inc. Automated waveform analysis methods using a parallel automated development system
US10816597B2 (en) * 2017-12-08 2020-10-27 Silicon Laboratories Inc. Single pin test interface for pin limited systems
US10509074B2 (en) 2018-02-22 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical testing apparatus for spintronics devices

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