JPS6262543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6262543A JPS6262543A JP20238685A JP20238685A JPS6262543A JP S6262543 A JPS6262543 A JP S6262543A JP 20238685 A JP20238685 A JP 20238685A JP 20238685 A JP20238685 A JP 20238685A JP S6262543 A JPS6262543 A JP S6262543A
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- Japan
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- metal
- contact hole
- silicide layer
- polycrystalline silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に電極配線
のコンタクト形成工程全改良した半導体装置の製造方法
に係る。
のコンタクト形成工程全改良した半導体装置の製造方法
に係る。
従来、半導体基板の拡散層に配線をコンタクトホール全
通して接続した構造の半導体装置は次のような第２図（
、）〜（ｆ）に示す方法により製造されている。
通して接続した構造の半導体装置は次のような第２図（
、）〜（ｆ）に示す方法により製造されている。
まず、第２図（ａ）Ｋ示すようにシリコン基板ｌ上に絶
縁膜２を堆積しｔ後、この絶り膜２の所望部分にコンタ
クトホール３全開孔する（同図（ｌ】）図示）。つづい
て、同図（ｃ）に示すように全面に金属膜、例えばチタ
ン膜４全堆積した後、熱処理を施してコンタクトホール
３全通して基板ｌに接するチタン膜４部分とシリコン基
板１とを反応させてチタンシリサイド層５をコンタクト
ホール３内に形成する（同図（ｄ）図示）。次いで、同
図（、）に示すように未反応のチタン膜４を除去した後
、全面にＡｌ膜を堆積し、・母ターニングして基板１に
コンタクトホール３内のチタンシリサイド層５全通して
低抵抗コンタクトがなされたＡ！配線６全形成する（同
図（ｆ）図示）。
縁膜２を堆積しｔ後、この絶り膜２の所望部分にコンタ
クトホール３全開孔する（同図（ｌ】）図示）。つづい
て、同図（ｃ）に示すように全面に金属膜、例えばチタ
ン膜４全堆積した後、熱処理を施してコンタクトホール
３全通して基板ｌに接するチタン膜４部分とシリコン基
板１とを反応させてチタンシリサイド層５をコンタクト
ホール３内に形成する（同図（ｄ）図示）。次いで、同
図（、）に示すように未反応のチタン膜４を除去した後
、全面にＡｌ膜を堆積し、・母ターニングして基板１に
コンタクトホール３内のチタンシリサイド層５全通して
低抵抗コンタクトがなされたＡ！配線６全形成する（同
図（ｆ）図示）。
しかしながら、上述した従来方法にあってはチタンシリ
サイド層５をコンタクトホール３から１ル出するシリコ
ン基板ｌとこの上に堆積されたチタン膜４との反応によ
り形成される。その造果、チタンシリサイド層５け基板
ｌ上面のみならずその表面より下方側にまで亘って形成
されるため、コンタクトホール３内のチタンシリサイド
Ｊ？Ｊ ５上面と絶縁膜２上面との間の段差が生じる。
サイド層５をコンタクトホール３から１ル出するシリコ
ン基板ｌとこの上に堆積されたチタン膜４との反応によ
り形成される。その造果、チタンシリサイド層５け基板
ｌ上面のみならずその表面より下方側にまで亘って形成
されるため、コンタクトホール３内のチタンシリサイド
Ｊ？Ｊ ５上面と絶縁膜２上面との間の段差が生じる。
したがって、その後のＡｌ）ＪＱＳの堆積に際し、コン
タクトホール３の断差部でＡｌ膜の断切れが発生し易く
なるという問題があった。
タクトホール３の断差部でＡｌ膜の断切れが発生し易く
なるという問題があった。
本発明は、シリサイド層の形成によるコンタクト抵抗の
低減化を図ると共に、該シリサイド層と接続された金属
配線の断切れを防止した半導体装置の製造方法を提供し
ようとするものである。
低減化を図ると共に、該シリサイド層と接続された金属
配線の断切れを防止した半導体装置の製造方法を提供し
ようとするものである。
本発明は、半導体基板上に絶縁膜を堆積した後、該絶縁
膜にコンタクトホールを開孔スる工程と、前記コンタク
トホールを含む絶縁膜上に第１金属膜、多結晶シリコン
膜を順次堆積した後、レジスト膜をその表面が平坦とな
るように塗布する工程と、このレジスト膜と前記多結晶
シリコン膜ヲエッチバックして前記コンタクトホール内
に多結晶シリコンを残存させる工程と、熱処理を施して
前記コンタクトホール内の残存多結晶シリコンと前記第
１金属膜とを反応させて（６）属ンリサイド層を形成し
た後、未反応の第１金ｋＡ膜部分を除去する工程と、第
２金属膜を士扼槓し、パターニングして前記コンタクト
ホール内の金属シリサイド層と接続する配線全形成する
工程とを具備したことを特徴とするもので力）る。かか
る本発明によれば、コンタクトホール内を完全にシリサ
イド化して絶縁膜と金属シリサイド層とを面一とし、金
属配線の下地を平坦化することによって、既述の如くシ
リサイド層の形成によるコンタクト抵抗の低減化を図る
と共に、金属配線の断切れ全防止した高性能、高信頼性
の半導体装置を得ることができる。
膜にコンタクトホールを開孔スる工程と、前記コンタク
トホールを含む絶縁膜上に第１金属膜、多結晶シリコン
膜を順次堆積した後、レジスト膜をその表面が平坦とな
るように塗布する工程と、このレジスト膜と前記多結晶
シリコン膜ヲエッチバックして前記コンタクトホール内
に多結晶シリコンを残存させる工程と、熱処理を施して
前記コンタクトホール内の残存多結晶シリコンと前記第
１金属膜とを反応させて（６）属ンリサイド層を形成し
た後、未反応の第１金ｋＡ膜部分を除去する工程と、第
２金属膜を士扼槓し、パターニングして前記コンタクト
ホール内の金属シリサイド層と接続する配線全形成する
工程とを具備したことを特徴とするもので力）る。かか
る本発明によれば、コンタクトホール内を完全にシリサ
イド化して絶縁膜と金属シリサイド層とを面一とし、金
属配線の下地を平坦化することによって、既述の如くシ
リサイド層の形成によるコンタクト抵抗の低減化を図る
と共に、金属配線の断切れ全防止した高性能、高信頼性
の半導体装置を得ることができる。
以下、本発明の実施例を第１図（、）〜＜１）を参照し
て訂・細に説明する。
て訂・細に説明する。
まず、第１図（、）に示すようにシリコン基板ｌｌ上に
厚さ２５００ＸのＣｖＤ−ｓｉｏ２Ｍ 、厚さ５０００
ＸのＢＰＳＧ脱を順次堆積して絶縁膜１２全形成した後
、フォトエツチング技術により該絶縁膜１２ＶＣコンタ
クトホール１３を開孔した（同図（ｂ）図示）。
厚さ２５００ＸのＣｖＤ−ｓｉｏ２Ｍ 、厚さ５０００
ＸのＢＰＳＧ脱を順次堆積して絶縁膜１２全形成した後
、フォトエツチング技術により該絶縁膜１２ＶＣコンタ
クトホール１３を開孔した（同図（ｂ）図示）。
次いで、同図（ｃ）に示すように全面に絶蘇ト１２の９
厚の約ｌ／３ノ厚さく２５ｏｏＸ）のチタン膜１４を堆
積した後、多結晶シリコン膜１５ｆコンタクトホールＪ
３を完全に埋める程度の厚さく５０００Ｘ）で堆積した
（ｆｊｌｌｉ］図（ｄ）図示）。つづいて、同図（、）
に示すように多結晶シリコン膜Ｊ５上に該多結晶シリコ
ンと同程度のエツチングレートを有するフォトレジスト
膜ノロをその表面が平坦になるように塗布した。
厚の約ｌ／３ノ厚さく２５ｏｏＸ）のチタン膜１４を堆
積した後、多結晶シリコン膜１５ｆコンタクトホールＪ
３を完全に埋める程度の厚さく５０００Ｘ）で堆積した
（ｆｊｌｌｉ］図（ｄ）図示）。つづいて、同図（、）
に示すように多結晶シリコン膜Ｊ５上に該多結晶シリコ
ンと同程度のエツチングレートを有するフォトレジスト
膜ノロをその表面が平坦になるように塗布した。
次いで、フォトレジスト膜１６と多結晶シリコンＦＡ１
５とを反応性イオンエツチングによりエツチングパック
してコンタクトホール１３内に多結晶シリコン１５’を
残存させた（同図（ｆ）図示）。つづいて、６００℃程
度の温度で１０分間熱処理し念。この時、チタン膜１４
とコンタクトホール１３内の残存多結晶シリコンｌ ５
’とが反応して絶縁膜１２と面一のチタンシリサイド層
１７が形成された（同図（ｇ）図示）。
５とを反応性イオンエツチングによりエツチングパック
してコンタクトホール１３内に多結晶シリコン１５’を
残存させた（同図（ｆ）図示）。つづいて、６００℃程
度の温度で１０分間熱処理し念。この時、チタン膜１４
とコンタクトホール１３内の残存多結晶シリコンｌ ５
’とが反応して絶縁膜１２と面一のチタンシリサイド層
１７が形成された（同図（ｇ）図示）。
次いで、同図（ｈ） ＶＣ示すように未反応のチタン膜
１４部分？酸で除去した後、全面にＡｌ膜全堆積シ、ノ
ソターニングしてチタンシリサイド層１７と接続するＡ
ｌ配線１８を形成した（同図（１）図示）。
１４部分？酸で除去した後、全面にＡｌ膜全堆積シ、ノ
ソターニングしてチタンシリサイド層１７と接続するＡ
ｌ配線１８を形成した（同図（１）図示）。
しかして、本発明によればエッチバック技術によりコン
タクトホール１３内に多結晶シリコン、ｓＪヲ残存させ
た後、熱処理を施すことによりコンタクトホール１３が
開孔された絶縁膜１２と面一なチタンシリサイド層１７
ｆ形成できる。
タクトホール１３内に多結晶シリコン、ｓＪヲ残存させ
た後、熱処理を施すことによりコンタクトホール１３が
開孔された絶縁膜１２と面一なチタンシリサイド層１７
ｆ形成できる。
その結果、この後に形成されるＡｌ配線１８の下地が平
坦化されるため、Ａｌ膜の堆積時においてコンタクトホ
ール１３付近での断切れを防止でき、ひいては断線のな
い信頼性の高いＡｌ配線１８を形成できる。また、コン
タクトホール１３内にチタンシリサイド層１７を形成す
ることによって、基板１１とのコンタクト抵抗を低減で
き、高速動作が可能な半導体装置を得ることができる。
坦化されるため、Ａｌ膜の堆積時においてコンタクトホ
ール１３付近での断切れを防止でき、ひいては断線のな
い信頼性の高いＡｌ配線１８を形成できる。また、コン
タクトホール１３内にチタンシリサイド層１７を形成す
ることによって、基板１１とのコンタクト抵抗を低減で
き、高速動作が可能な半導体装置を得ることができる。
なお、上記実施例では第１金属としてチタンを用いたが
、この代りにモリブデン、タングステン、タンタル、白
金等の高融点金属を用いてもよい。
、この代りにモリブデン、タングステン、タンタル、白
金等の高融点金属を用いてもよい。
上記実施例では、第２金属としてＡｌを用いたが、この
代りにＡｌ−８ｉ 、 Ａｌ−Ｃｕ 、 Ａ−ａ−８ｉ
−Ｃｕなど＋７） Ａｌ合金を用いてもよい。
代りにＡｌ−８ｉ 、 Ａｌ−Ｃｕ 、 Ａ−ａ−８ｉ
−Ｃｕなど＋７） Ａｌ合金を用いてもよい。
以上詳述した如く、本発明によればシリサイド層の形成
によるコンタクト抵抗の低減化全図ると共に、該シリサ
イド層と接続された金属配線の断切れを防止でき、ひい
ては高性能で高信頼性の半導体装置を製造し得る方法を
提供できる。
によるコンタクト抵抗の低減化全図ると共に、該シリサ
イド層と接続された金属配線の断切れを防止でき、ひい
ては高性能で高信頼性の半導体装置を製造し得る方法を
提供できる。
第１図（ａ、）〜（１）は本発明の実施例における半導
体装置の製造工程を示す断面図、第２図体）〜（ｆ）は
従来の半導体装置の製造工程を示す断面図である。 １１・・・シリコン基板、１２・・・絶縁膜、Ｊ３・・
中コンタクトホール、１４・・・チタンｍ、１５’・・
・残存多結晶シリコン、１６・・・フォトレジスト膜、
１７・・・チタンシリサイド層、１８・・・Ａ？配線。 （ａ） （ｆ）（ｂ）
（９）（ｃ）
（ｈ）（ｅ） ′５！１図 （ａ） （ｄ）（ｂ）
（ｅ）第 ２ 図
体装置の製造工程を示す断面図、第２図体）〜（ｆ）は
従来の半導体装置の製造工程を示す断面図である。 １１・・・シリコン基板、１２・・・絶縁膜、Ｊ３・・
中コンタクトホール、１４・・・チタンｍ、１５’・・
・残存多結晶シリコン、１６・・・フォトレジスト膜、
１７・・・チタンシリサイド層、１８・・・Ａ？配線。 （ａ） （ｆ）（ｂ）
（９）（ｃ）
（ｈ）（ｅ） ′５！１図 （ａ） （ｄ）（ｂ）
（ｅ）第 ２ 図
Claims (3)
- （１）半導体基板上に絶縁膜を堆積した後、該絶縁膜に
コンタクトホールを開孔する工程と、前記コンタクトホ
ールを含む絶縁膜上に第１金属膜、多結晶シリコン膜を
順次堆積した後、レジスト膜をその表面が平坦となるよ
うに塗布する工程と、このレジスト膜と前記多結晶シリ
コン膜をエッチバックして前記コンタクトホール内に多
結晶シリコンを残存させる工程と、熱処理を施して前記
コンタクトホール内の残存多結晶シリコンと第１金属膜
とを反応させて金属シリサイド層を形成した後、未反応
の第１金属膜部分を除去する工程と、第２金属膜を堆積
し、パターニングして前記コンタクトホール内の金属シ
リサイド層と接続する配線を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）第１金属がＴｉ、Ｍｏ、Ｗ、Ｔａ、Ｐｔから選ば
れる高融点金属であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （３）第２金属がＡｌ又はＡｌ合金であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20238685A JPS6262543A (ja) | 1985-09-12 | 1985-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20238685A JPS6262543A (ja) | 1985-09-12 | 1985-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6262543A true JPS6262543A (ja) | 1987-03-19 |
Family
ID=16456631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20238685A Pending JPS6262543A (ja) | 1985-09-12 | 1985-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262543A (ja) |
-
1985
- 1985-09-12 JP JP20238685A patent/JPS6262543A/ja active Pending
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