JPS6260234A - 半導体ダイオ−ド素子の製造方法 - Google Patents
半導体ダイオ−ド素子の製造方法Info
- Publication number
- JPS6260234A JPS6260234A JP60199123A JP19912385A JPS6260234A JP S6260234 A JPS6260234 A JP S6260234A JP 60199123 A JP60199123 A JP 60199123A JP 19912385 A JP19912385 A JP 19912385A JP S6260234 A JPS6260234 A JP S6260234A
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- JP
- Japan
- Prior art keywords
- grooves
- wafer
- groove
- layer
- diode element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Formation Of Insulating Films (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ＰＮ接合を形成した半導体ウェハの一面から
ＰＮ接合を露出させる溝を形成し、その溝の内面をパン
シベーション層で被覆したのち、溝部においてウェハを
分割して各素子に用いられる半導体チップを得る半導体
ダイオード素子の製造方法に関する。
ＰＮ接合を露出させる溝を形成し、その溝の内面をパン
シベーション層で被覆したのち、溝部においてウェハを
分割して各素子に用いられる半導体チップを得る半導体
ダイオード素子の製造方法に関する。
第２図は、従来のガラスパッシベーションダイオード素
子のチップの製造工程を示し、ｒａｔにおいてはＮ形シ
リコン基板１の北面から不純物拡散により２層２を設け
たのち、このシリコンウェハ１０にエツチングより溝３
を縦横に形成する。次に（ｂ）においてこの溝３の内面
を、ガラス材の塗布、焼付けによってガラスパッシベー
ション層４で覆う。 ＴＣＩにおいては、溝３の裏側からダイシングなどによ
りブレイキング溝５を形成する。このウェハに曲げ応力
を加えることにより、溝３と溝５がつながり、第２図（
ｄ＋に示すようなダイオードチップが得られる。このチ
ップはメサ形であるが、溝３は高抵抗Ｎ層１から低抵抗
層２１に向けて広がるため、負ベベルが形成される。ダ
イオードの耐圧向上のためには正ベベルが望ましい、そ
のためにはＮ層１の側の面から溝３を形成しなければな
らないが、ウェハの厚さの過半を占めるＮ層より深い溝
を設けなければならず、加工あるいはガラス材は工程中
にウェハが割れてしまう戊があり、実行不可能である。
子のチップの製造工程を示し、ｒａｔにおいてはＮ形シ
リコン基板１の北面から不純物拡散により２層２を設け
たのち、このシリコンウェハ１０にエツチングより溝３
を縦横に形成する。次に（ｂ）においてこの溝３の内面
を、ガラス材の塗布、焼付けによってガラスパッシベー
ション層４で覆う。 ＴＣＩにおいては、溝３の裏側からダイシングなどによ
りブレイキング溝５を形成する。このウェハに曲げ応力
を加えることにより、溝３と溝５がつながり、第２図（
ｄ＋に示すようなダイオードチップが得られる。このチ
ップはメサ形であるが、溝３は高抵抗Ｎ層１から低抵抗
層２１に向けて広がるため、負ベベルが形成される。ダ
イオードの耐圧向上のためには正ベベルが望ましい、そ
のためにはＮ層１の側の面から溝３を形成しなければな
らないが、ウェハの厚さの過半を占めるＮ層より深い溝
を設けなければならず、加工あるいはガラス材は工程中
にウェハが割れてしまう戊があり、実行不可能である。
本発明は、上述の欠点を除去して一導電形の半導体基板
の一面から不純物を導入して他導電形の層を作成するこ
とによりＰＮ接合が設けられた半導体ウェハの表面から
ＰＮ接合を横切る溝を設け、露出したＰＮ接合をパッシ
ベーション層で被覆した後溝部でウェハを分割して正ベ
ベル形状を有するダイオードチップを得る高耐圧の半導
体ダイオード素子の製造方法を提供することを目的とす
る。
の一面から不純物を導入して他導電形の層を作成するこ
とによりＰＮ接合が設けられた半導体ウェハの表面から
ＰＮ接合を横切る溝を設け、露出したＰＮ接合をパッシ
ベーション層で被覆した後溝部でウェハを分割して正ベ
ベル形状を有するダイオードチップを得る高耐圧の半導
体ダイオード素子の製造方法を提供することを目的とす
る。
本発明によれば、半導体基板の一面から不純物を導入し
てＰＮ接合が設けられた半導体ウェハの前記一面を補強
板の一面に固着し、半導体ウェハの自由表面からＰＮ接
合を横切る溝を形成し、露出したＰＮ接合をパッシベー
ション層で被覆し、次いで補強板の自由表面から前記の
溝に対向する位置にブレイキング溝を形成した後両溝を
含む位置において半導体ウェハを分割して各素子に用い
られるチップを得る工程を有することにより、正ベベル
のための深い溝を形成しても補強板が固着された半導体
ウェハの強度は十分であり、正ベベル形状のダイオード
チップを得て上記の目的が達成される。
てＰＮ接合が設けられた半導体ウェハの前記一面を補強
板の一面に固着し、半導体ウェハの自由表面からＰＮ接
合を横切る溝を形成し、露出したＰＮ接合をパッシベー
ション層で被覆し、次いで補強板の自由表面から前記の
溝に対向する位置にブレイキング溝を形成した後両溝を
含む位置において半導体ウェハを分割して各素子に用い
られるチップを得る工程を有することにより、正ベベル
のための深い溝を形成しても補強板が固着された半導体
ウェハの強度は十分であり、正ベベル形状のダイオード
チップを得て上記の目的が達成される。
第１図ｔａ＋〜（ｇ）は本発明の一実施例を示し、第２
図と共通部分には同一符号が付されている。ｆａｔにお
いてはＮ形シリコン基板１に不純物拡散により２層２を
形成して半導体ウェハ１０を得る。ここまでは従来と同
様であるが、このウェハ１０を（′ｂ）に示すように不
純物を導入した側の２層２の面によりタングステン板
（あるいはモリブデン板）６に八ｌする。次いで（ｄ）
においてタングステン板６によって補強されたシリコン
ウェハ１０の上面からウェハ１０の厚さ全体に達する溝
３を形成し、（１１１において溝３の内面にガラス材の
付着、焼成によりガラスパッシベーション層４を形成す
る。次にｆｆｌに示すように溝３の裏側からダイシング
によりブレイキング溝５を入れ、ウェハ１０および補強
板６に力を加えて溝３および５の部分で分割し、第１図
（［０に示すダイオードチップを得る。第１図ｆｇｌか
ら明らかなようにこのダイオードチップは正ベベルのメ
サ形で、ＰＮ接合はガラスパッシベーション層４で覆わ
れている。 第１図１ｇ）に示すようにこのダイオードチップはシリ
コンチップがタングステン補強板６の上に固定されてい
るので、ダイオード素子の組立ての際にも破損すること
がない。しかし補強板６をシリコンウェハ１０に接着剤
等で固着し、チップへの分割直前あるいは分割後に除去
してもよい。
図と共通部分には同一符号が付されている。ｆａｔにお
いてはＮ形シリコン基板１に不純物拡散により２層２を
形成して半導体ウェハ１０を得る。ここまでは従来と同
様であるが、このウェハ１０を（′ｂ）に示すように不
純物を導入した側の２層２の面によりタングステン板
（あるいはモリブデン板）６に八ｌする。次いで（ｄ）
においてタングステン板６によって補強されたシリコン
ウェハ１０の上面からウェハ１０の厚さ全体に達する溝
３を形成し、（１１１において溝３の内面にガラス材の
付着、焼成によりガラスパッシベーション層４を形成す
る。次にｆｆｌに示すように溝３の裏側からダイシング
によりブレイキング溝５を入れ、ウェハ１０および補強
板６に力を加えて溝３および５の部分で分割し、第１図
（［０に示すダイオードチップを得る。第１図ｆｇｌか
ら明らかなようにこのダイオードチップは正ベベルのメ
サ形で、ＰＮ接合はガラスパッシベーション層４で覆わ
れている。 第１図１ｇ）に示すようにこのダイオードチップはシリ
コンチップがタングステン補強板６の上に固定されてい
るので、ダイオード素子の組立ての際にも破損すること
がない。しかし補強板６をシリコンウェハ１０に接着剤
等で固着し、チップへの分割直前あるいは分割後に除去
してもよい。
本発明は、ＰＮ接合を有する半導体ウェハの低抵抗層の
表面に補強板を固着し、高抵抗層の表面から深い溝を入
れることを可能にして、パッシベーション層でＰＮ接合
が被覆された正ベベル形状のダイオードチップが得られ
るため、負ベベルでは１２００ Ｖ程度であったダイオ
ード素子の耐圧を２０００■まで向上させることが、製
造工程中のウェハ割れを防止して歩留りの低下なしに実
現できる。
表面に補強板を固着し、高抵抗層の表面から深い溝を入
れることを可能にして、パッシベーション層でＰＮ接合
が被覆された正ベベル形状のダイオードチップが得られ
るため、負ベベルでは１２００ Ｖ程度であったダイオ
ード素子の耐圧を２０００■まで向上させることが、製
造工程中のウェハ割れを防止して歩留りの低下なしに実
現できる。
第１図は本発明の一実施例の工程の一部を順次示す断面
図、第２図は従来の製造工程の一部を順次示す断面図で
ある。 １０Ｆシリコンウエハ、１；Ｎ形シリコン基板、２＋Ｐ
層、３＋１．４＋ガラスパツジベージ四ン、５ニブレイ
キング溝、６：タングステン板、７１：第２図
図、第２図は従来の製造工程の一部を順次示す断面図で
ある。 １０Ｆシリコンウエハ、１；Ｎ形シリコン基板、２＋Ｐ
層、３＋１．４＋ガラスパツジベージ四ン、５ニブレイ
キング溝、６：タングステン板、７１：第２図
Claims (1)
- １）半導体基板の一面から不純物を導入してＰＮ接合が
設けられた半導体ウェハの前記一面を補強する一面に固
着し、該半導体ウェハの自由表面から前記ＰＮ接合を横
切る溝を形成し、露出したＰＮ接合をパッシベーシヨン
層で被覆し、次いで前記補強板の自由表面から前記溝に
対向する位置にブレイキング溝を形成した後、前記両溝
を含む位置において前記半導体ウェハを分割して各素子
に用いられるダイオードチップを得る工程を有すること
を特徴とする半導体ダイオード素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199123A JPS6260234A (ja) | 1985-09-09 | 1985-09-09 | 半導体ダイオ−ド素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199123A JPS6260234A (ja) | 1985-09-09 | 1985-09-09 | 半導体ダイオ−ド素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260234A true JPS6260234A (ja) | 1987-03-16 |
Family
ID=16402519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199123A Pending JPS6260234A (ja) | 1985-09-09 | 1985-09-09 | 半導体ダイオ−ド素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201368A (zh) * | 2010-03-24 | 2011-09-28 | 美丽微半导体股份有限公司 | 硅晶片与基板共构表面粘着型二极管元件制造方法及构造 |
| US20110272777A1 (en) * | 2010-05-04 | 2011-11-10 | Formosa Microsemi Co., Ltd. | Manufacturing method and structure of a surface-mounting type diode co-constructed from a silicon wafer and a base plate |
| TWI402923B (ja) * | 2010-03-08 | 2013-07-21 |
-
1985
- 1985-09-09 JP JP60199123A patent/JPS6260234A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI402923B (ja) * | 2010-03-08 | 2013-07-21 | ||
| CN102201368A (zh) * | 2010-03-24 | 2011-09-28 | 美丽微半导体股份有限公司 | 硅晶片与基板共构表面粘着型二极管元件制造方法及构造 |
| US20110272777A1 (en) * | 2010-05-04 | 2011-11-10 | Formosa Microsemi Co., Ltd. | Manufacturing method and structure of a surface-mounting type diode co-constructed from a silicon wafer and a base plate |
| US8404565B2 (en) * | 2010-05-04 | 2013-03-26 | Formosa Microsemi Co., Ltd. | Manufacturing method and structure of a surface-mounting type diode co-constructed from a silicon wafer and a base plate |
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