JPS6260233A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6260233A JPS6260233A JP19993285A JP19993285A JPS6260233A JP S6260233 A JPS6260233 A JP S6260233A JP 19993285 A JP19993285 A JP 19993285A JP 19993285 A JP19993285 A JP 19993285A JP S6260233 A JPS6260233 A JP S6260233A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に半導体基
板上の各素子を互いに電気的に絶縁する素子分離技術に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to an element isolation technique for electrically insulating each element on a semiconductor substrate from each other.
本発明は素子分離技術に関する半導体装置製造方法にお
いて、半導体基板上に酸化物層を形成し、前記酸化物層
上に窒化物層を形成し、こさを酸化雰囲気中で熱処理し
、該窒化物層をパターンエツチングした後、選択酸化に
よりフィールド酸化物層を形成することにより、活性領
域に生じるバーズビークを低減させ、半導体装置の微細
化を図るものである。The present invention relates to a semiconductor device manufacturing method related to element isolation technology, in which an oxide layer is formed on a semiconductor substrate, a nitride layer is formed on the oxide layer, the layer is heat-treated in an oxidizing atmosphere, and the nitride layer is After pattern etching, a field oxide layer is formed by selective oxidation to reduce bird's beaks occurring in the active region and to miniaturize the semiconductor device.
従来、例えばMO13−LSI等の素子分離には特開昭
47−2517にあるようにシリコン窒化膜をマスクと
したLOOOB法と呼ばれる選択技術が多く用いられて
いる。これは活性領域となる部分にシリコン窒化膜を被
覆しフィールドにシリコン酸化膜を形成する方法である
が、フィールドのシリコン膜が成長するにつれてこれが
シリコン窒化膜下に喰い込んでいく、いわゆるバーズビ
ークが形成され、パターン設計、製造に於いての寸法余
裕を大きく取る必要があり、微細ルールの集積回路の安
定供給を困難にさせていた。Conventionally, a selection technique called the LOOOB method using a silicon nitride film as a mask, as described in Japanese Patent Application Laid-Open No. 47-2517, has been widely used for device isolation of MO13-LSIs and the like. This is a method of covering the active region with a silicon nitride film and forming a silicon oxide film on the field, but as the field silicon film grows, it digs into the silicon nitride film, forming a so-called bird's beak. Therefore, it was necessary to take a large dimensional margin in pattern design and manufacturing, making it difficult to stably supply integrated circuits with fine rules.
近年、異方性エツチングによるシリコン酸化1[やシリ
コン窒化膜の側壁を利用し、バーズビークを低減させる
分離技術が提案されている。しかしながらこれらの発明
は、エツチングの際に結晶欠陥を生じたり、接合リーク
・チャネルリークが多いなどのプロセス上、電気的特性
の問題点が多く実用量産に供し得ない。In recent years, separation techniques have been proposed that utilize the sidewalls of silicon oxide films or silicon nitride films by anisotropic etching to reduce bird's beaks. However, these inventions cannot be put into practical mass production due to many problems in process and electrical characteristics, such as crystal defects occurring during etching and excessive junction leakage and channel leakage.
一方、素子分離領域を形成する際に、活性領域を被覆す
るシリコン窒化膜の膜厚を厚くシ、下地シリコン酸化膜
を薄くすることによって、バーズビークを低減すること
が可能である。On the other hand, when forming the element isolation region, bird's beak can be reduced by increasing the thickness of the silicon nitride film covering the active region and thinning the underlying silicon oxide film.
ところが、このシリコン窒化膜を除去する際に用いるO
IF、十〇、の混合ガスによる平行平板プラズマエツチ
ャーは、シリコン窒化膜のシリコン酸化膜に対するエツ
チング選択比が2.0〜2.5であり、シリコン窒化膜
に生じたピンホールなどの欠陥のために下地シリコン酸
化膜の厚みは700〜9ool、シリコン窒化膜の厚み
は1500〜16ooiに限定されてしまい、これらの
構造ではバーズビークが1.4〜1゜7μmも形成され
る。However, the O used when removing this silicon nitride film
Parallel plate plasma etching using a mixed gas of IF, 10, has an etching selectivity of silicon nitride film to silicon oxide film of 2.0 to 2.5, and eliminates defects such as pinholes that occur in silicon nitride film. Therefore, the thickness of the underlying silicon oxide film is limited to 700 to 9 oo, and the thickness of the silicon nitride film is limited to 1,500 to 16 oo, and in these structures, a bird's beak of 1.4 to 1.7 .mu.m is formed.
これに対し、例えば4ooHの下地シリコン酸化膜と2
000にのシリコン窒化膜の構造では約05μmのバー
ズビークに低減される。On the other hand, for example, the underlying silicon oxide film of 4ooH and the
In the silicon nitride film structure of 0.000, the bird's beak is reduced to about 0.05 μm.
〔発明が解決しようとする問題点及び目的〕しかしなが
ら、シリコン窒化膜に生じたピンホールのような欠陥を
とおし、シリコン基板表面がエツチングされる。第2図
に示すように、シリコン基板8に下地シリコン酸化膜9
゜シリコン窒化膜10をつける。この際、気相成長によ
りシリコン窒化膜10を形成するために、ピンホール1
2などの欠陥の生成が避は難い。さらにレジスト11を
塗布し、島領域にパターニングする(第2図−α)。こ
れをドライエツチャーによりエツチングすると、ピンホ
ール12より下地シリコン酸化膜9がエツチングされ、
さらにエツチングはシリコン基板8まで及びエッチピッ
ト13を生じる(第2図−b)。レジスト11剥離後、
これを酸化雰囲気中で熱処理しフィールド酸化膜14を
形成するが、シリコン基板8の欠陥(エッチビット15
)が接合部やチャネル部に位置していた場合、フィール
ド酸化膜14の下のリーク電流の増大を生じる。これを
防ぐには下地シリコン酸化膜9を厚くシ、シリコン窒化
膜10を薄くしてゆけばよいのであるが、それはバーズ
ビークの成長を抑えることと相反することになる。[Problems and Objectives to be Solved by the Invention] However, the surface of the silicon substrate is etched through defects such as pinholes that occur in the silicon nitride film. As shown in FIG. 2, a base silicon oxide film 9 is formed on a silicon substrate 8.
゜A silicon nitride film 10 is applied. At this time, in order to form the silicon nitride film 10 by vapor phase growth, the pinhole 1
The generation of defects such as 2 is unavoidable. Furthermore, a resist 11 is applied and patterned into island regions (FIG. 2-α). When this is etched using a dry etcher, the underlying silicon oxide film 9 is etched through the pinhole 12.
Furthermore, the etching extends to the silicon substrate 8 and produces etch pits 13 (FIG. 2-b). After removing resist 11,
This is heat-treated in an oxidizing atmosphere to form a field oxide film 14, but defects in the silicon substrate 8 (etch bits 15)
) is located at the junction or channel portion, this causes an increase in leakage current under the field oxide film 14. To prevent this, the base silicon oxide film 9 could be made thicker and the silicon nitride film 10 thinner, but this would conflict with suppressing the growth of the bird's beak.
本発明の半導体装置の製造方法は、半導体基板上に酸化
物層を形成し、前記酸化物層上に窒化物層を形成し、こ
れを酸化雰囲気中で熱処理し、該窒化物層をパターンエ
ツチングした後、選択酸化によりフィールド酸化物層を
形成することを特徴とする。The method for manufacturing a semiconductor device of the present invention includes forming an oxide layer on a semiconductor substrate, forming a nitride layer on the oxide layer, heat-treating this in an oxidizing atmosphere, and pattern-etching the nitride layer. After that, a field oxide layer is formed by selective oxidation.
以下第1図に基づき本発明の詳細について説明する。シ
リコン基板1に下地シリコン酸化膜2を約400X形成
した後、減圧気相成長炉でシリコン窒化膜5を約200
01成長させる。これを1000℃のH,O酸化雰囲気
中で20分間熱処理することにより、シリコン酸化物層
5をピンホール中に成長させた。レジスト4を塗布し、
島領域にパターニングした(第1図−α)。次に第1図
−すの如くレジスト4をマスクとして素子分離領域以外
のシリコン窒化膜5を、0.4TorrのOF、 +0
.7’ラズマで約120秒エツチングした。このとき、
シリコン窒化膜3にはピンホールがあったにも関らず、
ピンホール中に成長したシリコン酸化物のためにシリコ
ン基板1をエツチングしてしまうような欠陥は生じなか
った。また、ピンホール中に成長したシリコン酸化物5
が周囲の下地シリコン醸化膜2より多少厚く残ったが、
次工程の厚いフィールド酸化膜7の形成の際にほとんど
緩衝されて問題なくなり、さらにバーズビークもo、5
μ鴇程度に低限された。The details of the present invention will be explained below based on FIG. After forming a base silicon oxide film 2 of about 400× on a silicon substrate 1, a silicon nitride film 5 of about 200× is formed in a reduced pressure vapor phase growth furnace.
01 Grow. This was heat-treated for 20 minutes in a H, O oxidation atmosphere at 1000° C., thereby growing a silicon oxide layer 5 in the pinhole. Apply resist 4,
It was patterned into an island region (Fig. 1-α). Next, as shown in FIG. 1, using the resist 4 as a mask, the silicon nitride film 5 outside the element isolation region is coated with an OF of 0.4 Torr,
.. It was etched for about 120 seconds using a 7' lasma. At this time,
Although there were pinholes in the silicon nitride film 3,
No defects such as etching of the silicon substrate 1 were caused due to the silicon oxide grown in the pinholes. In addition, silicon oxide 5 grown in the pinhole
remained somewhat thicker than the surrounding underlying silicone enhancement film 2,
During the formation of the thick field oxide film 7 in the next process, it is almost buffered and there is no problem, and the bird's beak is also reduced to o, 5.
It was limited to about μ.
なお、これは本発明の一実施例にすぎず、例えば、ピン
ホールの存在するシリコン窒化膜を0゜雰囲気中で熱処
理するなど、酸化条件をかえることによっても同様の効
果が得られる。また、ドライエツチングには81!6−
f−HeあるいはN?、を用いることも可能であり、こ
の場合選択比が太きくなり、下地シリコン酸化膜を薄く
、シリコン窒化膜を厚くすることができ、バーズビーク
がより低減される。Note that this is only one embodiment of the present invention, and the same effect can be obtained by changing the oxidation conditions, such as heat-treating a silicon nitride film in which pinholes exist in a 0° atmosphere. Also, 81!6- for dry etching.
f-He or N? It is also possible to use , and in this case, the selection ratio increases, the underlying silicon oxide film can be made thinner, the silicon nitride film can be made thicker, and the bird's beak can be further reduced.
本発明は、酸化雰囲気中での熱処理を行い、下地シリコ
ン酸化物層上に形成したシリコン窒化物層に存在するピ
ンホールを埋めることにより、薄い下地シリコン酸化物
層と厚いシリコン窒化物層の構造を可能にし、バーズビ
ークを0.5μm程度に低減するものである。これによ
って、微細ルールの半導体装置の安定供給が実現される
。In the present invention, the structure of a thin base silicon oxide layer and a thick silicon nitride layer is achieved by performing heat treatment in an oxidizing atmosphere and filling pinholes existing in the silicon nitride layer formed on the base silicon oxide layer. This makes it possible to reduce the bird's beak to about 0.5 μm. This realizes a stable supply of semiconductor devices with fine rules.
第1図(α)〜(1)は本発明の工程断面図、第2図(
a)〜(C)は従来技術の工程断面図である。
1.8・・・・・・半導体基板
2.9・・・・・・下地酸化物層
6.10・・・窒化物層
4.11・・・レジスト
5・・・・・・・・・・・・酸化物層
6.14・・・フィールド酸化物層
12・・・・・・・・・ピンホール
15・・・・・・エッチビット
以 上
構ノ≦の ¥A硅環−、@−1−イt(第2図
喧薗゛■Figures 1 (α) to (1) are cross-sectional views of the process of the present invention, and Figure 2 (
a) to (C) are process cross-sectional views of the prior art. 1.8...Semiconductor substrate 2.9...Base oxide layer 6.10...Nitride layer 4.11...Resist 5... ...Oxide layer 6.14...Field oxide layer 12...Pinhole 15...Etch bit or more Structure ≦\A silicon ring-, @ -1-it (Fig. 2 fight)
Claims (1)
上に窒化物層を形成する工程、前記窒化物層を酸化雰囲
気中で熱処理する工程、前記熱処理をした窒化物層をパ
ターンエッチングした後、選択酸化によりフィールド酸
化物層を形成する工程を有することを特徴とする半導体
装置の製造方法。forming an oxide layer on a semiconductor substrate; forming a nitride layer on the oxide layer; heat-treating the nitride layer in an oxidizing atmosphere; pattern-etching the heat-treated nitride layer. A method of manufacturing a semiconductor device, comprising the step of: forming a field oxide layer by selective oxidation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19993285A JPS6260233A (en) | 1985-09-10 | 1985-09-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19993285A JPS6260233A (en) | 1985-09-10 | 1985-09-10 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6260233A true JPS6260233A (en) | 1987-03-16 |
Family
ID=16415990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19993285A Pending JPS6260233A (en) | 1985-09-10 | 1985-09-10 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6260233A (en) |
-
1985
- 1985-09-10 JP JP19993285A patent/JPS6260233A/en active Pending
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