JPS6260020A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS6260020A JPS6260020A JP60201164A JP20116485A JPS6260020A JP S6260020 A JPS6260020 A JP S6260020A JP 60201164 A JP60201164 A JP 60201164A JP 20116485 A JP20116485 A JP 20116485A JP S6260020 A JPS6260020 A JP S6260020A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- signal
- cycle time
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック発生回路であって、電子計算機等に用いられて
いる論理回路のサイクルタイムの変動に対応してサイク
ルタイムを規定するクロック信号の周期を一致して変動
するように構成し、論理回路のサイクルタイムとクロッ
ク信号の周期の不一致によって発生する論理回路の誤動
作によるシステムダウンを無くすることを可能としてい
る。
いる論理回路のサイクルタイムの変動に対応してサイク
ルタイムを規定するクロック信号の周期を一致して変動
するように構成し、論理回路のサイクルタイムとクロッ
ク信号の周期の不一致によって発生する論理回路の誤動
作によるシステムダウンを無くすることを可能としてい
る。
本発明は論理回路のサイクルタイムを規定するクロック
信号を発生するクロック発生回路であって、特に論理回
路のサイクルタイムの変動に対応してクロック信号の周
期が一致して変動するようにしたクロック発生回路に関
するものである。
信号を発生するクロック発生回路であって、特に論理回
路のサイクルタイムの変動に対応してクロック信号の周
期が一致して変動するようにしたクロック発生回路に関
するものである。
電子計算機等に用いられている論理回路のサイクルタイ
ムは温度変化、電圧変動、素子のばらつき等を考慮し、
最悪条件での伝播遅延時間から決められており、これに
適合するようにクロック信号の周期も設定されている。
ムは温度変化、電圧変動、素子のばらつき等を考慮し、
最悪条件での伝播遅延時間から決められており、これに
適合するようにクロック信号の周期も設定されている。
すなわち、予め最適なサイクルタイムの遅延時間を決め
ることは難しく、余裕を持った長いサイクルタイムを設
定することとなり、論理回路の動作スピードを遅くする
こととなる。そこで最適なサイクルタイムに対応したク
ロック信号が得られるクロック発生回路の出現が要望さ
れている。
ることは難しく、余裕を持った長いサイクルタイムを設
定することとなり、論理回路の動作スピードを遅くする
こととなる。そこで最適なサイクルタイムに対応したク
ロック信号が得られるクロック発生回路の出現が要望さ
れている。
第３図は従来のクロック発生回路のブロック図、第４図
は従来のクロック発生回路の動作説明のための信号波形
図を示す。
は従来のクロック発生回路の動作説明のための信号波形
図を示す。
第３図において、従来のクロック発生回路は発振回路１
と、微分回路２とより構成され、発振回路１で第４図Ａ
に示すように、周期子１を持ったパルス信号Ａｌを発振
する。
と、微分回路２とより構成され、発振回路１で第４図Ａ
に示すように、周期子１を持ったパルス信号Ａｌを発振
する。
発振回路１の出力パルス信号ＡＩは微分回路２において
第４図Ｂに示すようにその立下がりで微分され第４図Ｂ
の８１に示すクロック信号となり、論理回路３に入力さ
れ、論理回路３のサイクルタイムを周期ＴＩで規定して
動作せしめる。
第４図Ｂに示すようにその立下がりで微分され第４図Ｂ
の８１に示すクロック信号となり、論理回路３に入力さ
れ、論理回路３のサイクルタイムを周期ＴＩで規定して
動作せしめる。
〔発明が解決しようとする問題点〕
このようなりロック発生方式においては、発振回路のク
ロック信号Ｂ１の周期Ｔ１は論理回路のサイクルタイム
の温度変化や電源電圧の変動等による最悪の伝播遅延時
間を考慮し、余裕度を持って長い周期に設定される。
ロック信号Ｂ１の周期Ｔ１は論理回路のサイクルタイム
の温度変化や電源電圧の変動等による最悪の伝播遅延時
間を考慮し、余裕度を持って長い周期に設定される。
この余裕度を持った長い周期のクロック信号によって論
理回路のサイクルタイムが規定されるため、論理回路の
処理スピードが遅くなるといった問題がある。
理回路のサイクルタイムが規定されるため、論理回路の
処理スピードが遅くなるといった問題がある。
本発明はこのような点に鑑みて創作されたもので、温度
変化や電圧変動等によって発生する論理回路のサイクル
タイムの伝播遅延を考慮することなく最適な周期を持っ
たクロック信号を発生するクロック発生回路を提供する
ことを目的としている。
変化や電圧変動等によって発生する論理回路のサイクル
タイムの伝播遅延を考慮することなく最適な周期を持っ
たクロック信号を発生するクロック発生回路を提供する
ことを目的としている。
第１図は本発明のクロック発生回路のブロック図を示す
。
。
第１図において、本発明のクロック発生回路は、短時間
の周期を持った標準クロック信号を発生する標準クロッ
ク信号発生回路４と、論理回路３のサイクルタイムの変
動量と等価の変動量を有する等価変動回路５とを備えて
いる。
の周期を持った標準クロック信号を発生する標準クロッ
ク信号発生回路４と、論理回路３のサイクルタイムの変
動量と等価の変動量を有する等価変動回路５とを備えて
いる。
また、分周回路として前記標準クロック信号を前記等価
変動回路の出力信号で分周する第１のフリップフロップ
回路（ＦＦ回路）６と、第１ＯＦＦ回路６の出力信号と
前記標準クロック信号とにより標準クロック信号の１周
期分遅れた分周信号を出力する第２ＯＦＦ回路７とを備
えている。
変動回路の出力信号で分周する第１のフリップフロップ
回路（ＦＦ回路）６と、第１ＯＦＦ回路６の出力信号と
前記標準クロック信号とにより標準クロック信号の１周
期分遅れた分周信号を出力する第２ＯＦＦ回路７とを備
えている。
なお、ＦＦはクロックの立下りで動作するＤタイプＦＦ
を用いている。
を用いている。
また、これらの両ＦＦ回路の出力信号よりクロック信号
を形成する形成回路として第２ＯＦＦ回路７の出力信号
と第１のＦＦ回路６の出力信号とよりＥＮＡＢＬＥ信号
を形成する第１のＡＮＤ回路８と、ＡＮＤ回路８の出力
信号と標準クロック信号とよりクロック信号を形成する
第２のＡＮＤ回路９とを備えた構成としている。
を形成する形成回路として第２ＯＦＦ回路７の出力信号
と第１のＦＦ回路６の出力信号とよりＥＮＡＢＬＥ信号
を形成する第１のＡＮＤ回路８と、ＡＮＤ回路８の出力
信号と標準クロック信号とよりクロック信号を形成する
第２のＡＮＤ回路９とを備えた構成としている。
等価変動回路５の出力矩形波信号の周期は、温度変化や
電圧変動等によって発生する論理回路３のサイクルタイ
ムの伝播遅延時間に対応して変化し、常に論理回路３の
サイクルタイムの１７２となる。
電圧変動等によって発生する論理回路３のサイクルタイ
ムの伝播遅延時間に対応して変化し、常に論理回路３の
サイクルタイムの１７２となる。
第１ＯＦＦ回路６において、標準クロック信号を等価変
動回路５の出力パルス信号で分周してサイクルタイムの
１／２の周期となる分周信号を作成し、さらに第２ＯＦ
Ｆ回路７において、第１ＯＦＦ回路の出力分周信号と標
準クロック信号とにより標準クロック信号の１周期分だ
け遅延した分周信号を作成する。
動回路５の出力パルス信号で分周してサイクルタイムの
１／２の周期となる分周信号を作成し、さらに第２ＯＦ
Ｆ回路７において、第１ＯＦＦ回路の出力分周信号と標
準クロック信号とにより標準クロック信号の１周期分だ
け遅延した分周信号を作成する。
第１および第２ＯＦＦ回路６，７で作成された各分周信
号はＡＮＤ回路８においてＡＮＤがとられ、標準クロッ
ク信号の１周期分のパルス幅を持ったＥＮＡＢＬＥ信号
が形成される。
号はＡＮＤ回路８においてＡＮＤがとられ、標準クロッ
ク信号の１周期分のパルス幅を持ったＥＮＡＢＬＥ信号
が形成される。
このＥＮＡＢＬＥ信号と標準クロック信号とをＡＮＤ回
路９でＡＮＤをとることにより、等価変動回路５の出力
パルス信号の２倍の周期を持ったクロック信号を形成し
ている。
路９でＡＮＤをとることにより、等価変動回路５の出力
パルス信号の２倍の周期を持ったクロック信号を形成し
ている。
本発明では、論理回路３のサイクルタイムの変動に対応
して同量だけクロック信号の周期を変化させることによ
り、論理回路のサイクルタイムの最適な設定が可能とな
る。
して同量だけクロック信号の周期を変化させることによ
り、論理回路のサイクルタイムの最適な設定が可能とな
る。
第１図は本発明のクロック発生回路の一実施例のブロッ
ク図、第２図は一実施例の動作説明のための信号タイミ
ング図を示している。
ク図、第２図は一実施例の動作説明のための信号タイミ
ング図を示している。
第１図において、一実施例のクロック発生回路は、短時
間の周期を持った標準クロック信号を発生する標準クロ
ック信号発生回路４と、論理回路３のサイクルタイムの
変動量を有する等価変動回路５と、分周回路として前記
標準クロック信号を前記等価変動回路の出力信号で分周
する第１のフリップフロップ回路（ＦＦ回路）６と、第
１のＦＦ回路６の出力信号と前記標準クロック信号とに
より標準クロック信号の１周期分遅れた分周信号を出力
する第２ＯＦＦ回路７と、これらの両ＦＦ回路の出力信
号よりクロック信号を形成する形成回路として第２ＯＦ
Ｆ回路７の出力信号と第１ＯＦＦ回路６の出力信号とよ
りＥＮＡＢＬＥ信号を形成する第１のＡＮＤ回路８と、
ＡＮＤ回路８の出力信号と標準クロック信号とよりクロ
ック信号を形成する第２のＡＮＤ回路９とより構成され
ている゛。
間の周期を持った標準クロック信号を発生する標準クロ
ック信号発生回路４と、論理回路３のサイクルタイムの
変動量を有する等価変動回路５と、分周回路として前記
標準クロック信号を前記等価変動回路の出力信号で分周
する第１のフリップフロップ回路（ＦＦ回路）６と、第
１のＦＦ回路６の出力信号と前記標準クロック信号とに
より標準クロック信号の１周期分遅れた分周信号を出力
する第２ＯＦＦ回路７と、これらの両ＦＦ回路の出力信
号よりクロック信号を形成する形成回路として第２ＯＦ
Ｆ回路７の出力信号と第１ＯＦＦ回路６の出力信号とよ
りＥＮＡＢＬＥ信号を形成する第１のＡＮＤ回路８と、
ＡＮＤ回路８の出力信号と標準クロック信号とよりクロ
ック信号を形成する第２のＡＮＤ回路９とより構成され
ている゛。
その動作を第２図の信号タイミング図を参照して説明す
る。
る。
第１図の標準クロック発生回路４は第２図Ｃに示す短時
間の周期Ｔ２を持った標準クロック信号（１，２・・９
）を発生する。
間の周期Ｔ２を持った標準クロック信号（１，２・・９
）を発生する。
また、第１図の等価変動回路５は論理回路３に使泪され
ている電気素子と同じプロセスで製作され、同じ特性を
有する電気素子で構成し、温度変化や電圧変動等によっ
て発生する伝播遅延量を同じになるようにしている。
ている電気素子と同じプロセスで製作され、同じ特性を
有する電気素子で構成し、温度変化や電圧変動等によっ
て発生する伝播遅延量を同じになるようにしている。
いま、例えば温度変化や電圧変動等によって論理回路３
のサイクルタイムが第２図りのＴ３となると等価変動回
路５は図りの０１に示すように、半周期がＴ３／２とな
る矩形波信号を出力する。
のサイクルタイムが第２図りのＴ３となると等価変動回
路５は図りの０１に示すように、半周期がＴ３／２とな
る矩形波信号を出力する。
第１ＯＦＦ回路６において第２図Ｃの標準パルス信号を
等価変動回路６の出力信号で分周し、Ｑｌおよび口ｌ端
子より第２図ＥおよびＦに示すＴ３／２の幅を持ってそ
れぞれ極性の異なる矩形波信号Ｑ１および旧が作成され
る。
等価変動回路６の出力信号で分周し、Ｑｌおよび口ｌ端
子より第２図ＥおよびＦに示すＴ３／２の幅を持ってそ
れぞれ極性の異なる矩形波信号Ｑ１および旧が作成され
る。
次に、第２ＯＦＦ回路７において第２図Ｅの旧信号と図
Ｃの標準クロック信号とにより、図Ｇに示すように、Ｑ
ｌ信号が標準クロック信号の１周期分遅延した矩形波信
号面が作成される。
Ｃの標準クロック信号とにより、図Ｇに示すように、Ｑ
ｌ信号が標準クロック信号の１周期分遅延した矩形波信
号面が作成される。
この矩形波信号ｉと前記窮信号とをＡＮＤ回路８により
ＡＮＤをとり、図ＨのＥＮＡＢＬＥ信号を形成している
。
ＡＮＤをとり、図ＨのＥＮＡＢＬＥ信号を形成している
。
さらにＡＮＤ回路９において、ＡＮＤ回路８で形成され
たＥＮＡＢＬＥ信号と標準クロック信号とのＡＮＤがと
られ、図Ｉに示すように、周期Ｔ３と同周期のクロック
信号１１が形成される。
たＥＮＡＢＬＥ信号と標準クロック信号とのＡＮＤがと
られ、図Ｉに示すように、周期Ｔ３と同周期のクロック
信号１１が形成される。
すなわち、論理回路３の号イクルタイム変動に対応して
等価変動回路５の出力矩形波信号の周期が同量だけ変化
し、これによって形成されたクロック信号■１の周期は
論理回路３のサイクルタイムと常に等しくなる。
等価変動回路５の出力矩形波信号の周期が同量だけ変化
し、これによって形成されたクロック信号■１の周期は
論理回路３のサイクルタイムと常に等しくなる。
以上説明したように本発明によれば、温度変化や電圧変
動等により発生する論理回路のサイクルタイムの変動に
対応して自動的に最適なりロック信号を発生し、論理回
路の処理スピードを向上せしめるといった効果がある。
動等により発生する論理回路のサイクルタイムの変動に
対応して自動的に最適なりロック信号を発生し、論理回
路の処理スピードを向上せしめるといった効果がある。
第１図は本発明のクロック発生回路の一実施例のブロッ
ク図、 第２図は一実施例の動作説明のための信号タイミング図
、 第３図は従来のクロック発生回路のブロック図、第４図
は従来のクロック発生回路の信号波形図である。 図において、１は発振回路、２は微分回路、３は論理回
路、４は標準クロック信号発生回路、５は等価変動回路
、むは第１ＯＦＦ回路、７は第２のＦＦ回路、８は第１
のＡＮＤ回路、９は第２のＡＮＤ回路を示している。 鋏且珂４７０ツクＪと土巴〕寥ト司−炸炉１の７”Ｄ・
−，７ｆｆｉｆｆ間 −１；ぎｅ＃ソσイ１トラフ作マ巧ンシノ丁好ノつつイ
マ；′号タブミ′グこンＪ第２図
ク図、 第２図は一実施例の動作説明のための信号タイミング図
、 第３図は従来のクロック発生回路のブロック図、第４図
は従来のクロック発生回路の信号波形図である。 図において、１は発振回路、２は微分回路、３は論理回
路、４は標準クロック信号発生回路、５は等価変動回路
、むは第１ＯＦＦ回路、７は第２のＦＦ回路、８は第１
のＡＮＤ回路、９は第２のＡＮＤ回路を示している。 鋏且珂４７０ツクＪと土巴〕寥ト司−炸炉１の７”Ｄ・
−，７ｆｆｉｆｆ間 −１；ぎｅ＃ソσイ１トラフ作マ巧ンシノ丁好ノつつイ
マ；′号タブミ′グこンＪ第２図
Claims (1)
- 論理回路（３）のサイクルタイム変動に対応して前記論
理回路（３）に適合したクロック信号を出力するクロッ
ク制御回路であって、標準クロック信号を発生する標準
クロック信号発生回路（４）と、前記論理回路（３）の
サイクルタイムの変動量と等価の変動量を有する等価変
動回路（５）と、前記標準クロック信号を前記等価変動
回路（５）の出力信号で分周する分周回路（６、７）と
、前記分周回路（６、７）の出力信号よりクロック信号
を形成するクロック形成回路（８、９）とを備えて成る
ことを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201164A JPS6260020A (ja) | 1985-09-10 | 1985-09-10 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201164A JPS6260020A (ja) | 1985-09-10 | 1985-09-10 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260020A true JPS6260020A (ja) | 1987-03-16 |
Family
ID=16436429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201164A Pending JPS6260020A (ja) | 1985-09-10 | 1985-09-10 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05312693A (ja) * | 1991-10-09 | 1993-11-22 | Avl Medical Instr Ag | 分析装置 |
| JPH0590015U (ja) * | 1992-05-14 | 1993-12-07 | 株式会社大金製作所 | トルクコンバータのオイルポンプギア潤滑構造 |
| EP0722137A1 (en) * | 1994-11-22 | 1996-07-17 | Advanced Micro Devices, Inc. | Clock control system for microprocessors |
| EP2713512A1 (en) * | 2012-09-28 | 2014-04-02 | ST-Ericsson SA | Power supply control |
-
1985
- 1985-09-10 JP JP60201164A patent/JPS6260020A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05312693A (ja) * | 1991-10-09 | 1993-11-22 | Avl Medical Instr Ag | 分析装置 |
| JPH0590015U (ja) * | 1992-05-14 | 1993-12-07 | 株式会社大金製作所 | トルクコンバータのオイルポンプギア潤滑構造 |
| EP0722137A1 (en) * | 1994-11-22 | 1996-07-17 | Advanced Micro Devices, Inc. | Clock control system for microprocessors |
| EP2713512A1 (en) * | 2012-09-28 | 2014-04-02 | ST-Ericsson SA | Power supply control |
| WO2014048985A3 (en) * | 2012-09-28 | 2014-05-30 | St-Ericsson Sa | Power supply control |
| US9325297B2 (en) | 2012-09-28 | 2016-04-26 | St-Ericsson Sa | Power supply control |
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