JPS6258677A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6258677A JPS6258677A JP19808285A JP19808285A JPS6258677A JP S6258677 A JPS6258677 A JP S6258677A JP 19808285 A JP19808285 A JP 19808285A JP 19808285 A JP19808285 A JP 19808285A JP S6258677 A JPS6258677 A JP S6258677A
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- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、低消費電力化の特性を右する゛１′−導
体装置及びその製造方法に関する。
体装置及びその製造方法に関する。
従来の技術
バイポーラ型トランジスタにｊ３いて、高速、低消費電
力化を実現りるために、パターンの微細化４′にらびに
接合容量の低減化をはかる必要がある。
力化を実現りるために、パターンの微細化４′にらびに
接合容量の低減化をはかる必要がある。
ぞこて、従来ではパターンの微細化をはかるために、エ
ツチングマスクとなるレジストパターンの形成方法、例
えば露光方法の検問がなされている。
ツチングマスクとなるレジストパターンの形成方法、例
えば露光方法の検問がなされている。
また、接合容量の低減化をはかるためには、パターンの
微細化及び素子間の絶縁分離の検討がなされている。
微細化及び素子間の絶縁分離の検討がなされている。
北門が解決しようとする問題点
しかし、従来のパターンの微細化はエツチングマスクと
なるレジストパターンの形成技術及びマスク合わせ技術
には限界があり、十分に微細化することが困難である。
なるレジストパターンの形成技術及びマスク合わせ技術
には限界があり、十分に微細化することが困難である。
また、接合容量の低減化は、素子間の接合容量は絶縁分
離によって低減イヒがはかられた。しかしトランジスタ
内部のベースとコレクタ聞及びエミッタとベース間の接
合容量はパターンの微細化に依存するところが人さい。
離によって低減イヒがはかられた。しかしトランジスタ
内部のベースとコレクタ聞及びエミッタとベース間の接
合容量はパターンの微細化に依存するところが人さい。
そのため、レジストパターンの形成技術及び、マスク合
せ技術に大きく左右され、十分に接合容量の低減化をは
かることかは困難であった。
せ技術に大きく左右され、十分に接合容量の低減化をは
かることかは困難であった。
本発明は、このような従来の問題に鑑み、これらの問題
を解決した高速、低消費電力の特性を有する半導体装置
及びその製造方法を提供することを目的とする。
を解決した高速、低消費電力の特性を有する半導体装置
及びその製造方法を提供することを目的とする。
問題点を解決するための手段
本発明の半導体装置は、グラフトベース拡散層の側面に
あって前記クラフトベース拡散台より深い第１の酸化膜
と、前記第１の酸化膜上に形成され前記グラフトベース
拡散層の引き出し電極となる第１の半導体膜と、前記第
１の半導体股上に形成された第２の酸化膜と、エミッタ
電極となる第２の半導体膜とを設ｃ）、前記第２の酸化
ｌｌＱにより前記第１の半導体膜と１１４記第２の半導
体膜を絶縁分離し、■つ、前記第２の酸化膜をエミッタ
拡散１ｉ４より深く形成してエミッタ拡散層とグラフＩ
・ベース拡ｒ′ｌ１層を絶縁分離したことを特徴と一ツ
る。
あって前記クラフトベース拡散台より深い第１の酸化膜
と、前記第１の酸化膜上に形成され前記グラフトベース
拡散層の引き出し電極となる第１の半導体膜と、前記第
１の半導体股上に形成された第２の酸化膜と、エミッタ
電極となる第２の半導体膜とを設ｃ）、前記第２の酸化
ｌｌＱにより前記第１の半導体膜と１１４記第２の半導
体膜を絶縁分離し、■つ、前記第２の酸化膜をエミッタ
拡散１ｉ４より深く形成してエミッタ拡散層とグラフＩ
・ベース拡ｒ′ｌ１層を絶縁分離したことを特徴と一ツ
る。
本発明の１４体装置の製造方法は、半導体基板の一主面
七に酸化防止膜を形成する工程と、前記酸イヒ防止膜上
に第１の薄膜パターンを形成する工程ど、仝而に第２の
肋膜を形成する工程と、前記第２の薄膜を置方ｌ牛のド
ライエラングによりエツチングして前記第１の薄膜パタ
ーンの側面部に第２の薄膜パターンを残存さぜる工程と
、１１０記第１及び第２の薄膜パターンをマスクにして
前記酸化防止膜をエツチングする工程と、前記第２のＪ
９膜パターンを選択的に除去−する工程と、１１を記酸
化防止税をマスクにして選択酸化を行ない第１の酸化膜
を形成する工程とを面えていることを特徴どする。
七に酸化防止膜を形成する工程と、前記酸イヒ防止膜上
に第１の薄膜パターンを形成する工程ど、仝而に第２の
肋膜を形成する工程と、前記第２の薄膜を置方ｌ牛のド
ライエラングによりエツチングして前記第１の薄膜パタ
ーンの側面部に第２の薄膜パターンを残存さぜる工程と
、１１０記第１及び第２の薄膜パターンをマスクにして
前記酸化防止膜をエツチングする工程と、前記第２のＪ
９膜パターンを選択的に除去−する工程と、１１を記酸
化防止税をマスクにして選択酸化を行ない第１の酸化膜
を形成する工程とを面えていることを特徴どする。
作用
本発明は上記構成により、次のように作用する。
■ 第２の薄膜パターンはマスク合わせすることなく、
セルファライン的に第１の薄膜パターンの側面に形成で
きる。しかも、第２の薄膜パターンのパターン中は、第
２の簿膜の膜厚に相当し、微細に形成することができる
。
セルファライン的に第１の薄膜パターンの側面に形成で
きる。しかも、第２の薄膜パターンのパターン中は、第
２の簿膜の膜厚に相当し、微細に形成することができる
。
■ 第１の酸化膜はマスク合わせすることなくセルファ
ライン的に第１の薄膜パターンから第２の薄膜パターン
のパターンＩＪ分だ【ノ離れて形成することができる。
ライン的に第１の薄膜パターンから第２の薄膜パターン
のパターンＩＪ分だ【ノ離れて形成することができる。
。
■ グラフトベース拡散層領域の窓は、第１のｎ１ｌＲ
パターンと第１の酸化膜をマスクにして酸化防止膜をエ
ツチングすることによってセルファライン的に形成でき
る。しかも、グラフトベース拡散層の窓のパターン中は
、第２の薄膜パターンのパターン［１１にほぼ相当し微
細に形成できる。
パターンと第１の酸化膜をマスクにして酸化防止膜をエ
ツチングすることによってセルファライン的に形成でき
る。しかも、グラフトベース拡散層の窓のパターン中は
、第２の薄膜パターンのパターン［１１にほぼ相当し微
細に形成できる。
■ エミッタ領域上に残存）る酸化防止膜をマスクにし
て選択酸化することによって、セルファライン的に微細
間隔で絶縁分離できる第２の酸化膜が形成できる。
て選択酸化することによって、セルファライン的に微細
間隔で絶縁分離できる第２の酸化膜が形成できる。
■ エミッタ領域の酸化防止膜を選択的にエツチングす
ることによってセルファライン的にエミッタ拡ｒ１．層
の窓が微細に形成できる。
ることによってセルファライン的にエミッタ拡ｒ１．層
の窓が微細に形成できる。
■ エミッタ電極となる第２の半導体膜パターンの側面
に、第３の酸イヒ膜を形成することによって、第２の酸
化膜と第２の半導体膜との界面へのへΩ等の金属配線の
侵入を防ぐことができ、歩留りの低下を防止することが
できる。
に、第３の酸イヒ膜を形成することによって、第２の酸
化膜と第２の半導体膜との界面へのへΩ等の金属配線の
侵入を防ぐことができ、歩留りの低下を防止することが
できる。
■ 製造した半導体装置は微細で、旧つ、低接合容量と
なり、高速、低消費電力の特性をｊｑることかできる。
なり、高速、低消費電力の特性をｊｑることかできる。
実施例
以下、本発明の半導体装置、ｌ１３ Ｊ、びその製造方
法を具体的な実施例に基づいて説明覆る。
法を具体的な実施例に基づいて説明覆る。
第１図Ａ−Ｈは本発明にかかるバイポーラトランジスタ
の製造過程を示す。先ず、工程へのように半導体基板１
上に酸化防止膜としてのＳｉ３Ｎ４ ＃９２を形成した
後、第１の′ａ薄膜パターンしてＣＶＤ−８ｉＯ２膜パ
ターン３を形成する。次に工程Ｂのように第２の薄膜と
してドープドＰＯ１ｙｓｉ喚４を全面に形成し、異方性
のドライエツチングによってＰｏ ｌ ｙＳｉｌ１９４
をエツチングして前記ＣＶＤ−８ｉ０２膜パターン３の
側面工程Ｃのように第２の７ａ脱パターン４′を形成し
、第１の薄膜パターンとしてのＣＶＤ−８ｉ ０２ Ｖ
ｊｚパターン３及び第２の薄膜パターン４′をマスクに
して前記Ｓｉ３Ｎ４１１ｇ２をエツチングして■程Ｃの
状態とする。
の製造過程を示す。先ず、工程へのように半導体基板１
上に酸化防止膜としてのＳｉ３Ｎ４ ＃９２を形成した
後、第１の′ａ薄膜パターンしてＣＶＤ−８ｉＯ２膜パ
ターン３を形成する。次に工程Ｂのように第２の薄膜と
してドープドＰＯ１ｙｓｉ喚４を全面に形成し、異方性
のドライエツチングによってＰｏ ｌ ｙＳｉｌ１９４
をエツチングして前記ＣＶＤ−８ｉ０２膜パターン３の
側面工程Ｃのように第２の７ａ脱パターン４′を形成し
、第１の薄膜パターンとしてのＣＶＤ−８ｉ ０２ Ｖ
ｊｚパターン３及び第２の薄膜パターン４′をマスクに
して前記Ｓｉ３Ｎ４１１ｇ２をエツチングして■程Ｃの
状態とする。
次に、第２の薄膜パターン４′を選択エツチングした後
、前記Ｓｉ３Ｎ＋膜２をマスクにして選択酸化を行ない
工程りのように第１の酸化膜として５ｉＯ２Ｗｉ！５を
形成する。
、前記Ｓｉ３Ｎ＋膜２をマスクにして選択酸化を行ない
工程りのように第１の酸化膜として５ｉＯ２Ｗｉ！５を
形成する。
次に、薄膜パターン３及び５ｉＯ２１１９５をマスクに
して前記５ｉｘＮｓｔｔ９２をエツチングした俊、全面
に第１の半導体膜としてのＰｏ ｌ ｙＳ ｉ映６を形
成する。その後、薄膜パターン３上以外の領域にエツチ
ングマスク材としてのレジスト膜７を工程Ｅのように形
成する。このとき、レジスト炭７は例えばエッチバック
技術によって、薄膜パターン３上以外の領域に残存させ
る。
して前記５ｉｘＮｓｔｔ９２をエツチングした俊、全面
に第１の半導体膜としてのＰｏ ｌ ｙＳ ｉ映６を形
成する。その後、薄膜パターン３上以外の領域にエツチ
ングマスク材としてのレジスト膜７を工程Ｅのように形
成する。このとき、レジスト炭７は例えばエッチバック
技術によって、薄膜パターン３上以外の領域に残存させ
る。
次に、レジスｌ−１１Ｑ ７をマスクにして、薄膜パタ
ーン３上のＰｏ Ｉ ｙＳ ｉ躾６をエツチング除去す
る。その後、レジスト膜７を除去し、グラフトベース拡
散層を形成するためのイオン注入をｐｏｔｙｓｉｌ１９
６中に行なう。そして、薄膜パターン３を除去した後、
Ｓｉ３Ｎ４膜２をマスクにして選択酸化を行ない、Ｔ稈
Ｆのように第２の酸化膜としてのＳｉＯ２膜８を形成す
る。このとき、５ｉ０２゛膜８はＰｏ ｌ ｙＳ １ｌ
ｔＱ６上に形成されるとともに、Ｓｉ３Ｎ＋ｔｌＱ２の
下にも形成される。また、こ酸イヒにおける熱処理によ
ってＰｏ ｌ ｙＳ ｉ膜Ｇ中の不純物が半導体基板１
中に拡散し、グラフ１〜ベース拡散層９が形成される。
ーン３上のＰｏ Ｉ ｙＳ ｉ躾６をエツチング除去す
る。その後、レジスト膜７を除去し、グラフトベース拡
散層を形成するためのイオン注入をｐｏｔｙｓｉｌ１９
６中に行なう。そして、薄膜パターン３を除去した後、
Ｓｉ３Ｎ４膜２をマスクにして選択酸化を行ない、Ｔ稈
Ｆのように第２の酸化膜としてのＳｉＯ２膜８を形成す
る。このとき、５ｉ０２゛膜８はＰｏ ｌ ｙＳ １ｌ
ｔＱ６上に形成されるとともに、Ｓｉ３Ｎ＋ｔｌＱ２の
下にも形成される。また、こ酸イヒにおける熱処理によ
ってＰｏ ｌ ｙＳ ｉ膜Ｇ中の不純物が半導体基板１
中に拡散し、グラフ１〜ベース拡散層９が形成される。
次に、■程ＧのようにＳｉ３Ｎ４膜２を除去した後、全
面に第２の半導体膜としてのＰｏ Ｉ ｙＳｉＳｉＯ１
形成し、このｐｏ ｌ ｙ３ ｉ膜１０中に、活性ベー
ス拡ｒＩＩＭ形成のためのイΔン注入を行ない、熱処理
によって半導体基板１中に活性ベース拡散層１１を形成
する。その俊、Ｐｏ ｌ ｙＳ ｉ膜１０中にエミッタ
拡散層を形成するためのイオン注入を行ない、熱処理に
よって半導体基板１中にエミッタ拡ｒｌ１層１２を形成
する。
面に第２の半導体膜としてのＰｏ Ｉ ｙＳｉＳｉＯ１
形成し、このｐｏ ｌ ｙ３ ｉ膜１０中に、活性ベー
ス拡ｒＩＩＭ形成のためのイΔン注入を行ない、熱処理
によって半導体基板１中に活性ベース拡散層１１を形成
する。その俊、Ｐｏ ｌ ｙＳ ｉ膜１０中にエミッタ
拡散層を形成するためのイオン注入を行ない、熱処理に
よって半導体基板１中にエミッタ拡ｒｌ１層１２を形成
する。
次に、全面に酸化防止膜としての３ｉ３Ｎ４躾を形成し
た後、エミッタ領域上に酸化防止膜パターン１３及び第
２の半導体膜パターン１０′ を形成する。その後、酸
イヒ防止暎パターン１３をマスクにして選択酸化を行な
い、第２の半導体膜パターン１０′の側面に第３の酸化
膜としての５ｉＯ２ｔｌＷ１４を形成して工程Ｈのよう
にグラフトベース拡散層９の側面がこのグラフトベース
拡ｒｌｉ層９よりも深いＳｉＯ２膜５で絶縁分離され、
グラフトベース拡散層９とエミッタ拡散層１２問および
グラフ］・ベース拡散層９の引き出し電極であるＰｏ
Ｉ ｙｓ ｊ膝６とエミッタ電極である第２の半導体膜
パターン１０′間が５ｉ０２１８で絶縁分離され、第２
の半導体膜パターン１０′の側面に３ｉ０２膜１４が形
成された構造のバイポーラトランジスタが得られる。
た後、エミッタ領域上に酸化防止膜パターン１３及び第
２の半導体膜パターン１０′ を形成する。その後、酸
イヒ防止暎パターン１３をマスクにして選択酸化を行な
い、第２の半導体膜パターン１０′の側面に第３の酸化
膜としての５ｉＯ２ｔｌＷ１４を形成して工程Ｈのよう
にグラフトベース拡散層９の側面がこのグラフトベース
拡ｒｌｉ層９よりも深いＳｉＯ２膜５で絶縁分離され、
グラフトベース拡散層９とエミッタ拡散層１２問および
グラフ］・ベース拡散層９の引き出し電極であるＰｏ
Ｉ ｙｓ ｊ膝６とエミッタ電極である第２の半導体膜
パターン１０′間が５ｉ０２１８で絶縁分離され、第２
の半導体膜パターン１０′の側面に３ｉ０２膜１４が形
成された構造のバイポーラトランジスタが得られる。
上記の実施例にＪ３いて、第１の薄膜パターン３と第２
の薄ｖ／Ｉは各々のエツチング特性が異なり、且つ、酸
化防止膜２と半導体基板１に対してエツチング特性が異
なっていれば良い。例えば、第１の１１１２パターンと
してＣＶ Ｄ Ｓ Ｉ ０２ ＦＤ、プラズマＳｉＯ
２膜、プラズマ３ｉ３Ｎ＋膜光ＣＶＯ−８ｉＯ２膜、第
２の薄膜としてドープドｐｏｌｙｓｉ膜、ノンドープド
ｐｏ Ｉ ｙＳ ｒ膜にイオン注入して形成したドープ
ドｐｏｌ’ｙｓｌ躾、ＰＳＧ膜のいずれの’Ｒ？膜を用
いても良い。
の薄ｖ／Ｉは各々のエツチング特性が異なり、且つ、酸
化防止膜２と半導体基板１に対してエツチング特性が異
なっていれば良い。例えば、第１の１１１２パターンと
してＣＶ Ｄ Ｓ Ｉ ０２ ＦＤ、プラズマＳｉＯ
２膜、プラズマ３ｉ３Ｎ＋膜光ＣＶＯ−８ｉＯ２膜、第
２の薄膜としてドープドｐｏｌｙｓｉ膜、ノンドープド
ｐｏ Ｉ ｙＳ ｒ膜にイオン注入して形成したドープ
ドｐｏｌ’ｙｓｌ躾、ＰＳＧ膜のいずれの’Ｒ？膜を用
いても良い。
また、半導体基板１上に酸化防止ｖ２を直接に形成した
が、間に薄い５ｉ０２膜を形成してＪ５いても良い。
が、間に薄い５ｉ０２膜を形成してＪ５いても良い。
また、グラフトベース拡散層９の形成にＪ３いて、第１
の薄膜パターン３上の第１の半導体膜６をエツチングし
た後イオン注入を行なって形成したが、これは全面に第
１の半導体膜６を形成した後イオン注入を行なうか、あ
るいは、ドープド半導体膜を用いても良い。
の薄膜パターン３上の第１の半導体膜６をエツチングし
た後イオン注入を行なって形成したが、これは全面に第
１の半導体膜６を形成した後イオン注入を行なうか、あ
るいは、ドープド半導体膜を用いても良い。
第２図Ａ〜１は第２の実施例の製造工程を示づ。
第２図はＮＰＮ形バイポーラトランジスタの場合であっ
て、先ず、工程ＡのようにＮ＋拡ｒｌｉ層２１．２４″
拡散層２２、Ｎエピタキシτ・ル２３、ＳｉＯ２膜２４
及びＳ ｉ３Ｎ４ ＷＡ２５が形成されたＰ形半導体基
板としてのＳｉ基板２０上にＣＶＤ−８ｉ０２膜パター
ン２６を形成し、その後、ドープドＰｏ Ｉ ｙＳｉ１
１９２７を全面に形成する。このとき、ドープドＰｏ
ｌ ｙ３ ｉ膜２７の代わりに、ＰＳＧ説、ノンドープ
ドＰｏ Ｉ ｙＳ ｉｌにイオン注入して形成したドー
プドＰｏ ｌ ｙＳ ｉ膜を用いても良い。
て、先ず、工程ＡのようにＮ＋拡ｒｌｉ層２１．２４″
拡散層２２、Ｎエピタキシτ・ル２３、ＳｉＯ２膜２４
及びＳ ｉ３Ｎ４ ＷＡ２５が形成されたＰ形半導体基
板としてのＳｉ基板２０上にＣＶＤ−８ｉ０２膜パター
ン２６を形成し、その後、ドープドＰｏ Ｉ ｙＳｉ１
１９２７を全面に形成する。このとき、ドープドＰｏ
ｌ ｙ３ ｉ膜２７の代わりに、ＰＳＧ説、ノンドープ
ドＰｏ Ｉ ｙＳ ｉｌにイオン注入して形成したドー
プドＰｏ ｌ ｙＳ ｉ膜を用いても良い。
次に異方性のドライエツチングによってドープドＰｏ
ｌ ｙＳ ｉ膜２７をエツチングし、ＣＶＤ−８ｉ０２
１１！パターン２６の側面にドープドＰｏ Ｉ ｙＳｉ
膜パターン２７′を形成する。その後ＣＶＤ−５１０２
ｍバター＞２６及Ｕド−７ドＰｏ ｌ ｙＳ ｉｖパタ
ーン２７′ をマスクにしてＳ ｉ：＋ Ｎ４１２５を
エツチングし、工程ＢのようにＮエピタキシ１Ｐル層２
３を所望の深さまでエツチングする。
ｌ ｙＳ ｉ膜２７をエツチングし、ＣＶＤ−８ｉ０２
１１！パターン２６の側面にドープドＰｏ Ｉ ｙＳｉ
膜パターン２７′を形成する。その後ＣＶＤ−５１０２
ｍバター＞２６及Ｕド−７ドＰｏ ｌ ｙＳ ｉｖパタ
ーン２７′ をマスクにしてＳ ｉ：＋ Ｎ４１２５を
エツチングし、工程ＢのようにＮエピタキシ１Ｐル層２
３を所望の深さまでエツチングする。
次に、ドープドＰｏ ｌ ｙＳ ｉ膜パターン２７′を
選択エツチングした後、Ｓ ｉ３Ｎ４１２２５をマスク
にして′Ｍ択酸酸化行なって工程Ｃの」：うに３ｉ０２
膜２８を形成する。工程Ｃでは次に、ドープドＰｏ Ｉ
ｙＳ ｉ膜２７′ が形成されていた領域のＳ ｉ
］ Ｎ４ Ｖ１２５をエツチングした後、全面にｐ。
選択エツチングした後、Ｓ ｉ３Ｎ４１２２５をマスク
にして′Ｍ択酸酸化行なって工程Ｃの」：うに３ｉ０２
膜２８を形成する。工程Ｃでは次に、ドープドＰｏ Ｉ
ｙＳ ｉ膜２７′ が形成されていた領域のＳ ｉ
］ Ｎ４ Ｖ１２５をエツチングした後、全面にｐ。
Ｉ ｙ３ ｉ膜２９を形成ＩＪる。その後、ＣＶＤ−８
ｉＯ２膜パターン２６上以外の領域にレジスｌ〜膜３０
を形成する。
ｉＯ２膜パターン２６上以外の領域にレジスｌ〜膜３０
を形成する。
次に、レジスト膜３０をマスクにして、ＣＶＤ−８ｉＯ
２膜パターン２６上のｐｏ ｌ ｙ５ ｉ膜２９をエツ
チングしてｐｏ Ｉ ”ｙ’Ｓ ｉ膜パターン２９′を
形成した後、工程りのようにレジスト膜３０を除去する
。
２膜パターン２６上のｐｏ ｌ ｙ５ ｉ膜２９をエツ
チングしてｐｏ Ｉ ”ｙ’Ｓ ｉ膜パターン２９′を
形成した後、工程りのようにレジスト膜３０を除去する
。
このｐｏｌｙ３ｉ膜パターン２９′ がグラフ１〜ベー
ス拡散層の引きだしを電極となる。
ス拡散層の引きだしを電極となる。
次に、グラフトベース拡ｒｌｌＩｍを形成するためにイ
オン注入によりポロンをｐｏ ｌ ＶＳ ｉ膜パターン
２９′中に注入する。その後、エミッタ領域及びコレク
タ領域のＣＶＤ−８ｉ ０２膜２６を工程［のようにエ
ツチングする。そして、３ｉ３Ｎｎ膜２５をマスクにし
て選択酸化を行ないＳｉＯ２膜３１膜形１する。このど
き、５ｉ０２膜３１はｐｏ Ｉ ｙＳｉ膜パターン２９
′上に形成されるとともに、８１３Ｎ４膜２５下にも形
成される。この酸化における熱処理によってｐｏ ｌ
ｙ３ ｉ膜パターン２９′中のポロンがＮエピタキシャ
ル層２３中に拡散し、グラフトベース拡散層であるＰ“
拡散層３２が形成される。
オン注入によりポロンをｐｏ ｌ ＶＳ ｉ膜パターン
２９′中に注入する。その後、エミッタ領域及びコレク
タ領域のＣＶＤ−８ｉ ０２膜２６を工程［のようにエ
ツチングする。そして、３ｉ３Ｎｎ膜２５をマスクにし
て選択酸化を行ないＳｉＯ２膜３１膜形１する。このど
き、５ｉ０２膜３１はｐｏ Ｉ ｙＳｉ膜パターン２９
′上に形成されるとともに、８１３Ｎ４膜２５下にも形
成される。この酸化における熱処理によってｐｏ ｌ
ｙ３ ｉ膜パターン２９′中のポロンがＮエピタキシャ
ル層２３中に拡散し、グラフトベース拡散層であるＰ“
拡散層３２が形成される。
次に工程ＦのようにＳ ｉ３Ｎ４ 腰２５を除去した後
、全面にＰｏ ｌ ｙｓ ｉ ｔ１９３３を形成する。
、全面にＰｏ ｌ ｙｓ ｉ ｔ１９３３を形成する。
その後、Ｐｏ ｌ ｙＳ ｉ膜３３中に活性ベース拡散
層形成のためのポロンイオン注入を行ない、熱処理によ
ってＮエピタキシャル圏２３中に活性ベース拡散層とな
るＰ−拡散層３４を形成する。
層形成のためのポロンイオン注入を行ない、熱処理によ
ってＮエピタキシャル圏２３中に活性ベース拡散層とな
るＰ−拡散層３４を形成する。
次に、Ｐｏ Ｉ ｙＳ ｉ Ｗｉ３３中にエミッタ拡散
層を形成するための砒素イオン注入を行なった後、工程
Ｇのように３ｉ３Ｎ４膜３５を形成し、熱処理によって
エミッタ拡散層となるＮ４″拡散層３６を形成する。
層を形成するための砒素イオン注入を行なった後、工程
Ｇのように３ｉ３Ｎ４膜３５を形成し、熱処理によって
エミッタ拡散層となるＮ４″拡散層３６を形成する。
次に、エミッタ領域及びコレクタ領域にＰｏｔｙＳｉ躾
パターン３３′及び５ｉ３Ｎｎ膜パターン３５′を形成
した後、選択酸化によって工程ＨのようにＰｏ ｌ ｙ
Ｓ １１１５パターン３３′ 側面にＳｉＯ２膜３７膜
形７ザる。
パターン３３′及び５ｉ３Ｎｎ膜パターン３５′を形成
した後、選択酸化によって工程ＨのようにＰｏ ｌ ｙ
Ｓ １１１５パターン３３′ 側面にＳｉＯ２膜３７膜
形７ザる。
次に、Ｓｉ３Ｎ４膜パターン３５′を除去し、工程１の
ようにベースコンタクト窓をＳ ｉ ０２１１Ａ３１に
形成した後、金属配線としてのＡρ配綜３８を行なえば
ＮＰＮ形バイポーラ１−ランジスタが得られる。
ようにベースコンタクト窓をＳ ｉ ０２１１Ａ３１に
形成した後、金属配線としてのＡρ配綜３８を行なえば
ＮＰＮ形バイポーラ１−ランジスタが得られる。
以上により、Ｐ＋拡散層３２の側面がこのＰ１拡散層よ
り深い５ｉ０２１１桑２８で絶縁分離され、Ｐ＋拡ｒｌ
１層３２トＮ ” ＪＥ散［３６（７）間、Ｊ３よヒＰ
ｏ ｌ ｙＳ１膜パターン２９′ とＰｏ ｌ ｙＳ
ｉ膜パターン３３′ノ間がＳ ｉ ０２ ｖ３１テ絶
縁分離サレ、Ｐｏ１ｙＳｉ ｆｌパター ン３３’ ＋
７）ｆｌｆｌＪｉｋ：Ｓ ｉ ０２ ｎ！、！３７が形
成された微細な構造で、且つ、低接合容量のＮＰＮ形バ
イポーラトランジスタが（ｑられる。
り深い５ｉ０２１１桑２８で絶縁分離され、Ｐ＋拡ｒｌ
１層３２トＮ ” ＪＥ散［３６（７）間、Ｊ３よヒＰ
ｏ ｌ ｙＳ１膜パターン２９′ とＰｏ ｌ ｙＳ
ｉ膜パターン３３′ノ間がＳ ｉ ０２ ｖ３１テ絶
縁分離サレ、Ｐｏ１ｙＳｉ ｆｌパター ン３３’ ＋
７）ｆｌｆｌＪｉｋ：Ｓ ｉ ０２ ｎ！、！３７が形
成された微細な構造で、且つ、低接合容量のＮＰＮ形バ
イポーラトランジスタが（ｑられる。
なお、この第２の実施例においては、ＮＰＮ形バイポー
ラトランジスタを用いて説明したがＰＮＰ形バイポーラ
トランジスタも同様な方法で得ることができる。また、
第２図の工程Ａにおいて、Ｓｉ３Ｎ４膜２５を能動領域
にのみ形成して説明したが、これは全面に形成しておい
ても良い。このとき、最終構造においてＣＶＤ−８ｉＯ
２膜パターン下に３ｉ３Ｎ４膜が残存する。さらに、素
子分離としてＳｉＯ２膜２４膜用４て説明したが、Ｐｏ
Ｉ ｙＳ ｉ膜等の埋め込み分離でも良い。また、Ｓ
ｉ３Ｎ４膜２５を直接エピタキシセル＠Ｆに形成して説
明したが、油い５ｉＯ２ｔｆＲを介して形成しても良い
。
ラトランジスタを用いて説明したがＰＮＰ形バイポーラ
トランジスタも同様な方法で得ることができる。また、
第２図の工程Ａにおいて、Ｓｉ３Ｎ４膜２５を能動領域
にのみ形成して説明したが、これは全面に形成しておい
ても良い。このとき、最終構造においてＣＶＤ−８ｉＯ
２膜パターン下に３ｉ３Ｎ４膜が残存する。さらに、素
子分離としてＳｉＯ２膜２４膜用４て説明したが、Ｐｏ
Ｉ ｙＳ ｉ膜等の埋め込み分離でも良い。また、Ｓ
ｉ３Ｎ４膜２５を直接エピタキシセル＠Ｆに形成して説
明したが、油い５ｉＯ２ｔｆＲを介して形成しても良い
。
発明の効果
以上述べてきたように、本発明の半導体装置及びその￥
ｉ３６方法によれば次のような効果が得られる。
ｉ３６方法によれば次のような効果が得られる。
■ エミッタ領域に形成した第１の薄膜パターンを用い
てグラフトベース拡散層領域、エミッタ拡散層領域、ベ
ース引き出し雷４ｆ！領域、グラフトベース拡散層の側
面の絶縁分離膜、エミッタ拡散層とグラフトベース拡散
層間の絶縁分離膜及びエミッタ電極とベース引き出し電
極間の絶縁分離膜をセルファ、ライン的形成することが
でき、且つ、微細に形成することができる。
てグラフトベース拡散層領域、エミッタ拡散層領域、ベ
ース引き出し雷４ｆ！領域、グラフトベース拡散層の側
面の絶縁分離膜、エミッタ拡散層とグラフトベース拡散
層間の絶縁分離膜及びエミッタ電極とベース引き出し電
極間の絶縁分離膜をセルファ、ライン的形成することが
でき、且つ、微細に形成することができる。
■ エミッタ電極となる半導体膜とグラフトベース拡散
層の引き出し電極となる゛ｒ導体膜間及びグラフトベー
ス拡散層とエミッタ拡ｒｌＩ層間をマスク合わせするこ
となく、セルファライン的に微細間隔でＳｉＯ２膜によ
り絶縁分離することができ、接合容量を低減することが
できる。
層の引き出し電極となる゛ｒ導体膜間及びグラフトベー
ス拡散層とエミッタ拡ｒｌＩ層間をマスク合わせするこ
となく、セルファライン的に微細間隔でＳｉＯ２膜によ
り絶縁分離することができ、接合容量を低減することが
できる。
■ エミッタ電極となる半導体膜の側面に形成した５ｉ
０２膜によって金属配線例えば／１の界面への侵入を防
ぐことがでさ″、歩留り低下を防止することができる。
０２膜によって金属配線例えば／１の界面への侵入を防
ぐことがでさ″、歩留り低下を防止することができる。
■ グラフトベース拡散１ｍの側面をＳｉＯ２膜によっ
て絶縁分離することができ、接合容量を低減することが
できる。
て絶縁分離することができ、接合容量を低減することが
できる。
以上の如く、本弁明は各拡散層の絶縁分離、及び、微細
によって接合容量の低減化がはかれ、バイポーラトラン
ジスタの高速、低消費電力化に大きく寄与するものであ
る。
によって接合容量の低減化がはかれ、バイポーラトラン
ジスタの高速、低消費電力化に大きく寄与するものであ
る。
第１図は本発明の第１の実施例のバイポーラトランジス
タの各製造工程の断面図、第２図は本発明の第２の実施
例のＮＰＮ形バイポーラトランジスタの各製造工程の断
面図である。 ２−８ｉ３Ｎ４膜〔酸化防止膜）、３・Ｐｏ１ｙＳｉ躾
〔第１の薄膜パターン）、４′・・・Ｐｏ１ｙＳｉ暎〔
第２の８模パターン］、５・・・ＳｉＯ２膜〔第１・の
酸化膜〕、６・−・Ｐｏ Ｉ ｙＳ ｉ膜（ｇＸＳｌの
半導体Ｗｉ）、７・・・レジスト膜〔エツチングマスク
材］、８・・・ＳｉＯ２膜〔第２の酸化膜］、９・・・
グラフトベース拡散層、１０′・・・第２の半導体膜パ
ターン〔第２の半導体膜］、１２・・・エミッタ拡散層
、１４−８ ｉ ０２ Ｗｉ（第３（７）Ｍ化ｖり 、
２５−＝Ｓ ｉ ３Ｎ４膜、２６・・・ＣＶＤ−８ｉ０
２膜、２８・・・ＳｉＯ２膜、２９′・・・Ｐｏ Ｉ
ｙＳ ｉ膜パターン、３１・・・ＳｉＯ２膜、３２・Ｐ
”拡散層、３３’−Ｐｏ ｌ ｙＳ ｉ膜パターン、３
７・・・５ｉ０２ｙｉ 代理人 森 本 八 弘 第７図 と−川
タの各製造工程の断面図、第２図は本発明の第２の実施
例のＮＰＮ形バイポーラトランジスタの各製造工程の断
面図である。 ２−８ｉ３Ｎ４膜〔酸化防止膜）、３・Ｐｏ１ｙＳｉ躾
〔第１の薄膜パターン）、４′・・・Ｐｏ１ｙＳｉ暎〔
第２の８模パターン］、５・・・ＳｉＯ２膜〔第１・の
酸化膜〕、６・−・Ｐｏ Ｉ ｙＳ ｉ膜（ｇＸＳｌの
半導体Ｗｉ）、７・・・レジスト膜〔エツチングマスク
材］、８・・・ＳｉＯ２膜〔第２の酸化膜］、９・・・
グラフトベース拡散層、１０′・・・第２の半導体膜パ
ターン〔第２の半導体膜］、１２・・・エミッタ拡散層
、１４−８ ｉ ０２ Ｗｉ（第３（７）Ｍ化ｖり 、
２５−＝Ｓ ｉ ３Ｎ４膜、２６・・・ＣＶＤ−８ｉ０
２膜、２８・・・ＳｉＯ２膜、２９′・・・Ｐｏ Ｉ
ｙＳ ｉ膜パターン、３１・・・ＳｉＯ２膜、３２・Ｐ
”拡散層、３３’−Ｐｏ ｌ ｙＳ ｉ膜パターン、３
７・・・５ｉ０２ｙｉ 代理人 森 本 八 弘 第７図 と−川
Claims (1)
- 【特許請求の範囲】 １、グラフトベース拡散層の側面にあって前記グラフト
ベース拡散層より深い第１の酸化膜と、前記第１の酸化
膜上に形成され前記グラフトベース拡散層の引き出し電
極となる第１の半導体膜と、前記第１の半導体膜上に形
成された第２の酸化膜と、エミッタ電極となる第２の半
導体膜とを設け、前記第２の酸化膜により前記第１の半
導体膜と前記第２の半導体膜を絶縁分離し、且つ、前記
第２の酸化膜をエミッタ拡散層より深く形成してエミッ
タ拡散層とグラフトベース拡散層を絶縁分離した半導体
装置。 ２、第２の半導体膜は、その側面に第３の酸化膜を有し
たものである特許請求の範囲第１項に記載の半導体装置
。 ３、半導体基板の一主面上に酸化防止膜を形成する工程
と、前記酸化防止膜上に第１の薄膜パターンを形成する
工程と、全面に第２の薄膜を形成する工程と、前記第２
の薄膜を異方性のドライエッチングによりエッチングし
て前記第１の薄膜パターンの側面部に第２の薄膜パター
ンを残存させる工程と、前記第１及び第２の薄膜パター
ンをマスクにして前記酸化防止膜をエッチングする工程
と、前記第２の薄膜パターンを選択的に除去する工程と
、前記酸化防止膜をマスクにして選択酸化を行ない第１
の酸化膜を形成する工程とを備えている半導体装置の製
造方法。 ４、第１の酸化膜形成後、酸化防止膜をエッチングし、
全面に半導体膜を形成し、第１の薄膜パターン上の前記
半導体膜を除去し、所定領域の前記第１の薄膜パターン
をエッチングし、酸化防止膜をマスクにして選択酸化を
行ない第２の酸化膜を形成するようしてなる特許請求の
範囲第３項記載の半導体装置の製造方法。 ５、酸化防止膜形成工程の前に、半導体基板上に薄い酸
化膜を形成するようにしてなる特許請求の範囲第３項記
載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19808285A JPS6258677A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置及びその製造方法 |
| US06/903,132 US4693782A (en) | 1985-09-06 | 1986-09-03 | Fabrication method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19808285A JPS6258677A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258677A true JPS6258677A (ja) | 1987-03-14 |
Family
ID=16385211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19808285A Pending JPS6258677A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258677A (ja) |
-
1985
- 1985-09-06 JP JP19808285A patent/JPS6258677A/ja active Pending
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