JPS625652A - テ−プキヤリヤ半導体実装用テ−プ - Google Patents
テ−プキヤリヤ半導体実装用テ−プInfo
- Publication number
- JPS625652A JPS625652A JP60145205A JP14520585A JPS625652A JP S625652 A JPS625652 A JP S625652A JP 60145205 A JP60145205 A JP 60145205A JP 14520585 A JP14520585 A JP 14520585A JP S625652 A JPS625652 A JP S625652A
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- JP
- Japan
- Prior art keywords
- tape
- semiconductor element
- leads
- lead
- mounting
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ワイヤレスポンディング法の一つであるテー
プキャリヤ方式に用いられるテープキャリヤ半導体実装
用テープに関するものである。
プキャリヤ方式に用いられるテープキャリヤ半導体実装
用テープに関するものである。
（従来の技術）
従来、このような分野の技術としては、特公昭５８−４
５８２３号公報及び実公昭５７−５８８８号公報に記載
されるものがあった。以下、その構成を図を用いて説明
する。
５８２３号公報及び実公昭５７−５８８８号公報に記載
されるものがあった。以下、その構成を図を用いて説明
する。
第２図は従来のテープキャリヤ半導体実装用テープの一
構成例を示す半導体素子搭載図、第３図は第２図のＡ−
Ａ線断面図である。
構成例を示す半導体素子搭載図、第３図は第２図のＡ−
Ａ線断面図である。
第２図および第３図において、ｌはテープ本体で、この
テープ本体１には移動用のスプロケット孔２、半導体素
子取付は用の取付孔（デバイスホール）３、及び複数個
の周辺開口部４が設けられている。取付孔３と周辺開口
部４との間、に形成された支持枠５上には、複数本のリ
ード６が接続されている。
テープ本体１には移動用のスプロケット孔２、半導体素
子取付は用の取付孔（デバイスホール）３、及び複数個
の周辺開口部４が設けられている。取付孔３と周辺開口
部４との間、に形成された支持枠５上には、複数本のリ
ード６が接続されている。
以上のようなテープキャリヤ半導体実装用テープを用い
て半導体装置を製造するには、次のように行なう。
て半導体装置を製造するには、次のように行なう。
先ず、複数個の外部引出し用電極１０ａを有する半導体
素子１０を用意する。この半導体素子ｌＯには、接地電
位等の共通の電位が与えられる共通電極１０ａ−１が設
けられている。共通電極１０ａ−１は。
素子１０を用意する。この半導体素子ｌＯには、接地電
位等の共通の電位が与えられる共通電極１０ａ−１が設
けられている。共通電極１０ａ−１は。
２本のり−ド６を接続するため、他の電極１０ａの２倍
の大きさを有している。これらの電極１０ａ。
の大きさを有している。これらの電極１０ａ。
１０ａ−１上には、第３図のような金属突起部（バンプ
ともいう）１０ｂがそれぞれ設けられている。
ともいう）１０ｂがそれぞれ設けられている。
このような半導体素子１０を取付孔３の下方に位置させ
、接続治具を用いて各リード６の先端部を抑圧、加熱し
、リード６と金属突起部１０ｂとを接続する。その後、
各周辺開口部４間のフィルム部分に位置する第２図の切
断線箇所１１を切断すれば、支持枠５、リード６及び半
導体素子１０からなる半導体装置が得られる。
、接続治具を用いて各リード６の先端部を抑圧、加熱し
、リード６と金属突起部１０ｂとを接続する。その後、
各周辺開口部４間のフィルム部分に位置する第２図の切
断線箇所１１を切断すれば、支持枠５、リード６及び半
導体素子１０からなる半導体装置が得られる。
この種の半導体装置は、ワイヤポンディング法で用いら
れる電極間接続用のワイヤを使用しないため、薄形化で
きる利点がある。
れる電極間接続用のワイヤを使用しないため、薄形化で
きる利点がある。
（発明が解決しようとする問題点）
しかしながら、上記構成のテープでは、半導体素子１０
の金属突起部１０ｂと同じ木線のり一ド６を有し、半導
体素子１０が占有面積の大きな共通電極１０ａ−１を有
する場合、その共通電極１０ａ−１上に設けられた２個
の金属突起部１０ｂと２本のリード６とをそれぞれ接続
して外部へ引出すようにしていたため、接続作業の高能
率化や信頼性の向上の面で問題となるばかりか、共通電
極１０ａ−１の占有面積が広いために半導体素子１０が
大形化するという問題点があった。
の金属突起部１０ｂと同じ木線のり一ド６を有し、半導
体素子１０が占有面積の大きな共通電極１０ａ−１を有
する場合、その共通電極１０ａ−１上に設けられた２個
の金属突起部１０ｂと２本のリード６とをそれぞれ接続
して外部へ引出すようにしていたため、接続作業の高能
率化や信頼性の向上の面で問題となるばかりか、共通電
極１０ａ−１の占有面積が広いために半導体素子１０が
大形化するという問題点があった。
本発明は、前記従来技術が持っていた問題点として、占
有面積の大きな共通電極１０ａ−１とり一ド６との接続
に伴なう作業能率や信頼性の点、さらには半導体素子の
大形化という点について解決したテープキャリヤ半導体
実装用テープを提供するものである。
有面積の大きな共通電極１０ａ−１とり一ド６との接続
に伴なう作業能率や信頼性の点、さらには半導体素子の
大形化という点について解決したテープキャリヤ半導体
実装用テープを提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するためには、一部に共通
電極を含む複数の電極を持った半導体素子が、所定の領
域に取付けられる帯状のテープ本体と、前記領域の近傍
に設けられた取付孔と、前記領域の周縁に配設され前記
取付孔を介して前記電極にそれぞれ接続される複数本の
リードとを具えたテープキャリヤ半導体実装用テープに
おいて、前記共通電極と接続される前記リードに、その
電極接続部から外部引出し方向へ複数本に分岐する分岐
部を設けたものである。
電極を含む複数の電極を持った半導体素子が、所定の領
域に取付けられる帯状のテープ本体と、前記領域の近傍
に設けられた取付孔と、前記領域の周縁に配設され前記
取付孔を介して前記電極にそれぞれ接続される複数本の
リードとを具えたテープキャリヤ半導体実装用テープに
おいて、前記共通電極と接続される前記リードに、その
電極接続部から外部引出し方向へ複数本に分岐する分岐
部を設けたものである。
（作 用）
本発明によれば、以上のようにテープキャリヤ半導体実
装用テープを構成したので、分岐部を持つリードの電極
接続側は、１本で構成されて半導体素子の共通電極と接
続可能になる。そのため、共通電極との接続箇所が少な
くなり、接続の作業能率や信頼性の向上が計れるばかり
か、共通電極の占有面積を小さくすることによって半導
体素子の小形化が計れる。したがって、前記問題点を除
去できるのである。
装用テープを構成したので、分岐部を持つリードの電極
接続側は、１本で構成されて半導体素子の共通電極と接
続可能になる。そのため、共通電極との接続箇所が少な
くなり、接続の作業能率や信頼性の向上が計れるばかり
か、共通電極の占有面積を小さくすることによって半導
体素子の小形化が計れる。したがって、前記問題点を除
去できるのである。
（実施例）
第１図は本発明の第１の実施例に係るテープキャリヤ半
導体実装用テープを示す半導体素子搭載図である。
導体実装用テープを示す半導体素子搭載図である。
第１図において、１１はポリイミドフィルム等で作られ
た帯状のテープ本体であり、このテープ本体１１の両側
端部には該テープ本体１１を順次送るためのスプロケッ
ト１２が設けられると共に、そのテープ本体１１のほぼ
中央には一定間隔に四角形の半導体素子取付は用の取付
孔１３が設けられている。取付孔１３の外周には、その
各辺とほぼ平行に４つの溝状の周辺開口部１４が設けら
れ、該周辺開口部１４と取付孔１３とによって四角形の
支持枠１５が形成されている。
た帯状のテープ本体であり、このテープ本体１１の両側
端部には該テープ本体１１を順次送るためのスプロケッ
ト１２が設けられると共に、そのテープ本体１１のほぼ
中央には一定間隔に四角形の半導体素子取付は用の取付
孔１３が設けられている。取付孔１３の外周には、その
各辺とほぼ平行に４つの溝状の周辺開口部１４が設けら
れ、該周辺開口部１４と取付孔１３とによって四角形の
支持枠１５が形成されている。
支持枠１５上の各辺には、複数本のり一ド１６が該支持
枠各辺とほぼ直交するように接着されている７各リード
１６は、その内方端部ｌｅａが取付孔１３内に突出する
と共に、その外方端部１８ｂが周辺開口部１４内に突出
している。複数本のり一ド１６において、半導体素子の
共通電極と対応する共通リード１６−１は、一つの内方
端部１ｅａ−１と二つの外方端部１６ｂ−１とを有し、
両端部１［３ａ−１，１８ｂ−１が支持枠１５上に位置
する分岐部ｌｅｅで一体的に連結されている。リードｔ
ｓ、１Ｂ−１は、例えばスズ（Ｓｎ）メッキ処理した銅
（Ｃｕ）箔で構成され、テープ本体ｌｌ上に厚さ５０〜
＋００用程度の銅箔を接着し、所定のパターンでエツチ
ングすることによって形成される。なお、共通リード１
６−１の配置や数、さらには分岐部ＩＥｉｃにおける分
゛岐本数は、半導体素子側の共通電極の配置や数等に対
応して適宜選定される。
枠各辺とほぼ直交するように接着されている７各リード
１６は、その内方端部ｌｅａが取付孔１３内に突出する
と共に、その外方端部１８ｂが周辺開口部１４内に突出
している。複数本のり一ド１６において、半導体素子の
共通電極と対応する共通リード１６−１は、一つの内方
端部１ｅａ−１と二つの外方端部１６ｂ−１とを有し、
両端部１［３ａ−１，１８ｂ−１が支持枠１５上に位置
する分岐部ｌｅｅで一体的に連結されている。リードｔ
ｓ、１Ｂ−１は、例えばスズ（Ｓｎ）メッキ処理した銅
（Ｃｕ）箔で構成され、テープ本体ｌｌ上に厚さ５０〜
＋００用程度の銅箔を接着し、所定のパターンでエツチ
ングすることによって形成される。なお、共通リード１
６−１の配置や数、さらには分岐部ＩＥｉｃにおける分
゛岐本数は、半導体素子側の共通電極の配置や数等に対
応して適宜選定される。
以上のように構成されるテープキャリヤ半導体実装用テ
ープを用いて半導体装置を製造するには、次のように行
なう。
ープを用いて半導体装置を製造するには、次のように行
なう。
先ず、複数個の外部引出し用電極２０ａを有する半導体
素子２０を用意する。この半導体素子２０には、接地電
位等の共通電位が与えられる共通電極２０ａ−１が設け
られている。共通電極２０ａ−１は他の電極２０ａとほ
ぼ同じ大きさに形成されている。さらに各電極２０ａ、
２０ａ−１上には、金（Ａｕ）等からなる金属突起部が
それぞれ１個づつ設けられている。
素子２０を用意する。この半導体素子２０には、接地電
位等の共通電位が与えられる共通電極２０ａ−１が設け
られている。共通電極２０ａ−１は他の電極２０ａとほ
ぼ同じ大きさに形成されている。さらに各電極２０ａ、
２０ａ−１上には、金（Ａｕ）等からなる金属突起部が
それぞれ１個づつ設けられている。
このような半導体素子２０を取付孔１３の下方に位置さ
せ、次いで接続治具（インナーリードポンダ）を用いて
各リードＩＬ１８−１の内方端部１６ａ。
せ、次いで接続治具（インナーリードポンダ）を用いて
各リードＩＬ１８−１の内方端部１６ａ。
ＩＥｉａ−１を抑圧、加熱し、リード１８．１８−１
と金属突起部とを例えばＡ ｕ −Ｓ、ｎ共晶結合で接
続する。共通リード１Ｂ−１に接続された半導体素子２
０の共通電極２０ａ−１は、該共通リードＩＢ−１によ
って外方向へ２本引出される。
と金属突起部とを例えばＡ ｕ −Ｓ、ｎ共晶結合で接
続する。共通リード１Ｂ−１に接続された半導体素子２
０の共通電極２０ａ−１は、該共通リードＩＢ−１によ
って外方向へ２本引出される。
その後、各周辺開口部１４間のフィルム部分に位置する
第１図の切断線箇所２１を、プレス等により打ち抜けば
、第４図に示すような支持枠１５．リード１１１？、１
１３−１及び半導体素子２０からなる半導体装置が得ら
れる。
第１図の切断線箇所２１を、プレス等により打ち抜けば
、第４図に示すような支持枠１５．リード１１１？、１
１３−１及び半導体素子２０からなる半導体装置が得ら
れる。
この半導体装置を基板へ実装した例が第５図に示されて
いる。第５図において、３０はガラスエポキシ基板であ
り、この基板３０の主表面には半導体素子収納用の座ぐ
り穴３１が形成されると共に、配線引まわしされた端子
３２が座ぐり穴３１の周囲に配設されている。さらに、
座ぐり穴３１の底部には接地電位用端子３３が設けられ
、この端子３３が基板内部を配線引まわしされて貫通孔
（スルーホール）３４から基板主表面へ導出され、接地
電位用の端子３２と接続されている。
いる。第５図において、３０はガラスエポキシ基板であ
り、この基板３０の主表面には半導体素子収納用の座ぐ
り穴３１が形成されると共に、配線引まわしされた端子
３２が座ぐり穴３１の周囲に配設されている。さらに、
座ぐり穴３１の底部には接地電位用端子３３が設けられ
、この端子３３が基板内部を配線引まわしされて貫通孔
（スルーホール）３４から基板主表面へ導出され、接地
電位用の端子３２と接続されている。
このようなガラスエポキシ基板３０に上記の半導体装置
を実装するには、先ず、金属突起部２０ｂにリード１８
．１８−１を接続した半導体素子２０を、座ぐり穴３１
内に収納し、該半導体素子２０の底面を導電性の樹脂ペ
ースト３５等によって座ぐり穴３１内に固定する０次い
で、リード１８．１６−１の外方端部１８ｂ、１６ｂ−
１を加熱圧着等によって基板３１上の端子３２と接続す
れば、実装作業が終る。ここで、共通り一ド１８−１は
、基板主表面の接地電位用端子３２に接続されて、接地
電位に保持される。
を実装するには、先ず、金属突起部２０ｂにリード１８
．１８−１を接続した半導体素子２０を、座ぐり穴３１
内に収納し、該半導体素子２０の底面を導電性の樹脂ペ
ースト３５等によって座ぐり穴３１内に固定する０次い
で、リード１８．１６−１の外方端部１８ｂ、１６ｂ−
１を加熱圧着等によって基板３１上の端子３２と接続す
れば、実装作業が終る。ここで、共通り一ド１８−１は
、基板主表面の接地電位用端子３２に接続されて、接地
電位に保持される。
而して本実施例では、共通り−ド１６−１・に分岐部１
８ｃを設けて一つの内方端部１１３ａ−１から複数の外
方端部１８ｂ−１を引出すようにしたので、その一つの
内方端部１１３ａ−１と半導体素子２０側の共通電極２
０ａ−１とは一箇所で接続すればよい。そのため、リー
ドＩ８，１Ｂ−１と半導体素子２０側の電極２０ａ、２
０ａ−１との接続箇所が少なくなり、その接続作業が簡
略化できると共に、接続時の不良発生が少なくなって信
頼性の向上が計れる。さらに、共通り一ド１６−１と半
導体素子２０側の共通電極２０ａ−１とは一箇所で接続
すればよいため、共通電極２０ａ−１の占有面植を小さ
くでき、これによって半導体素子２０の小形化や、回路
機能等の増加が可能となる。
８ｃを設けて一つの内方端部１１３ａ−１から複数の外
方端部１８ｂ−１を引出すようにしたので、その一つの
内方端部１１３ａ−１と半導体素子２０側の共通電極２
０ａ−１とは一箇所で接続すればよい。そのため、リー
ドＩ８，１Ｂ−１と半導体素子２０側の電極２０ａ、２
０ａ−１との接続箇所が少なくなり、その接続作業が簡
略化できると共に、接続時の不良発生が少なくなって信
頼性の向上が計れる。さらに、共通り一ド１６−１と半
導体素子２０側の共通電極２０ａ−１とは一箇所で接続
すればよいため、共通電極２０ａ−１の占有面植を小さ
くでき、これによって半導体素子２０の小形化や、回路
機能等の増加が可能となる。
第６図は本発明の第２の実施例を示す半導体素子搭載図
である。この実施例では、共通リード■８−１の分岐部
１８ｃｍ１が取付孔１３の位置に形成されている。この
ようにしても、第１の実施例と同様の利点が得られる。
である。この実施例では、共通リード■８−１の分岐部
１８ｃｍ１が取付孔１３の位置に形成されている。この
ようにしても、第１の実施例と同様の利点が得られる。
第７図は本発明の第３の実施例を示す半導体素子搭載図
である。この実施例が第１の実施例と異なる点は、第１
図の支持枠１５に代えて、周辺開口部１４で囲まれたほ
ぼ四角形の支持板１５−１を設け、この支持板１５−１
の半導体素子搭載領域に複数個の小さな取付孔１３−１
を形成すると共に、この取付孔１３−１をまたぐように
して該支持板１５−１上にリード１６、ＩＥＩ−１を接
着したことである。
である。この実施例が第１の実施例と異なる点は、第１
図の支持枠１５に代えて、周辺開口部１４で囲まれたほ
ぼ四角形の支持板１５−１を設け、この支持板１５−１
の半導体素子搭載領域に複数個の小さな取付孔１３−１
を形成すると共に、この取付孔１３−１をまたぐように
して該支持板１５−１上にリード１６、ＩＥＩ−１を接
着したことである。
この実施例において、半導体素子２０を取付けるには、
支持板１５−１の下面に該半導体素子２０を当てがい、
取付孔１３−１を介して上方のリード内方端部ｌｅａ、
１８ａ−１と下方の半導体素子２０の金属突起部２０ｂ
とを、抑圧、加熱により接続する。このような構成によ
れば、上記第１の実施例と同様の利点を有するばかりか
、リード１Ｂ、ＩＥｉ−１による半導体素子２０の懸吊
強度が大きくなる等の利点を有する。
支持板１５−１の下面に該半導体素子２０を当てがい、
取付孔１３−１を介して上方のリード内方端部ｌｅａ、
１８ａ−１と下方の半導体素子２０の金属突起部２０ｂ
とを、抑圧、加熱により接続する。このような構成によ
れば、上記第１の実施例と同様の利点を有するばかりか
、リード１Ｂ、ＩＥｉ−１による半導体素子２０の懸吊
強度が大きくなる等の利点を有する。
なお１本発明は図示の実施例に限定されず、種々の変形
が可能である。
が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、半導体素
子の共通電極と接続されるリードに、その電極接続部か
ら外部引出し方向へ複数本に分岐する分岐部を設けたの
で、リードの電極接続部と共通電極との接続箇所を減少
でき、これによってリードと半導体素子電極との接続作
業の簡略化、接続時の不良低減による信頼性の向上、さ
らに共通電極の占有面積を小さくすることによって半導
体素子の小形化や回路機能等の増加という効果が期待で
きる。
子の共通電極と接続されるリードに、その電極接続部か
ら外部引出し方向へ複数本に分岐する分岐部を設けたの
で、リードの電極接続部と共通電極との接続箇所を減少
でき、これによってリードと半導体素子電極との接続作
業の簡略化、接続時の不良低減による信頼性の向上、さ
らに共通電極の占有面積を小さくすることによって半導
体素子の小形化や回路機能等の増加という効果が期待で
きる。
第１図は本発明の第１の実施例に係るテープキャリヤ半
導体実装用テープを示す半導体素子搭載図、第２図は従
来のテープキャリヤ半導体実装用テープを示す半導体素
子搭載図、第３図は第２図のＡ−Ａ線断面図、第４図は
第１図のテープで作った半導体装置の平面図、第５図は
第４図の基板への実装状態を示す断面図、第６図および
第７図はそれぞれ本発明の第２．第３の実施例を示す半
導体素子搭載図である。 １１・・・・・・テープ本体、１３．１３−１・・・・
・・取付は孔、１４・・・・・・周辺開口部、１５・・
・・・・支持枠、１５−１・・・・・・支持板、１Ｂ・
・・・・・リード、１６−１・・・・・・共通リード、
１［３ａ、１ｅａ−１−−−−・・リード内方端部、１
８ｂ、１８ｂ−１−・・−・リード外方端部、１８ｃ
、 １８ｃｍ１・・・・・・リード分岐部。 出願人代理人 柿 木 恭 成第２図 ￥１図力゛ら分離した半壜俸裟直 偽−４Ｄξ ３０：藁板 第４図の基、ｉｌｉ実辰図 第５図 本発明の他のテーフ。 第６図
導体実装用テープを示す半導体素子搭載図、第２図は従
来のテープキャリヤ半導体実装用テープを示す半導体素
子搭載図、第３図は第２図のＡ−Ａ線断面図、第４図は
第１図のテープで作った半導体装置の平面図、第５図は
第４図の基板への実装状態を示す断面図、第６図および
第７図はそれぞれ本発明の第２．第３の実施例を示す半
導体素子搭載図である。 １１・・・・・・テープ本体、１３．１３−１・・・・
・・取付は孔、１４・・・・・・周辺開口部、１５・・
・・・・支持枠、１５−１・・・・・・支持板、１Ｂ・
・・・・・リード、１６−１・・・・・・共通リード、
１［３ａ、１ｅａ−１−−−−・・リード内方端部、１
８ｂ、１８ｂ−１−・・−・リード外方端部、１８ｃ
、 １８ｃｍ１・・・・・・リード分岐部。 出願人代理人 柿 木 恭 成第２図 ￥１図力゛ら分離した半壜俸裟直 偽−４Ｄξ ３０：藁板 第４図の基、ｉｌｉ実辰図 第５図 本発明の他のテーフ。 第６図
Claims (1)
- 【特許請求の範囲】 一部に共通電極を含む複数の電極を持った半導体素子が
、所定の領域に取付けられる帯状のテープ本体と、前記
領域の近傍に設けられた取付孔と、前記領域の周縁に配
設され前記取付孔を介して前記電極にそれぞれ接続され
る複数本のリードとを具えたテープキャリヤ半導体実装
用テープにおいて、 前記共通電極と接続される前記リードに、その電極接続
部から外部引出し方向へ複数本に分岐する分岐部を設け
たことを特徴とするテープキャリヤ半導体実装用テープ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145205A JPS625652A (ja) | 1985-07-02 | 1985-07-02 | テ−プキヤリヤ半導体実装用テ−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145205A JPS625652A (ja) | 1985-07-02 | 1985-07-02 | テ−プキヤリヤ半導体実装用テ−プ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625652A true JPS625652A (ja) | 1987-01-12 |
Family
ID=15379829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145205A Pending JPS625652A (ja) | 1985-07-02 | 1985-07-02 | テ−プキヤリヤ半導体実装用テ−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176141A (ja) * | 1990-11-08 | 1992-06-23 | Nec Corp | リード・フレーム |
| US5182631A (en) * | 1988-04-15 | 1993-01-26 | Nippon Telegraph And Telephone Corporation | Film carrier for RF IC |
-
1985
- 1985-07-02 JP JP60145205A patent/JPS625652A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182631A (en) * | 1988-04-15 | 1993-01-26 | Nippon Telegraph And Telephone Corporation | Film carrier for RF IC |
| JPH04176141A (ja) * | 1990-11-08 | 1992-06-23 | Nec Corp | リード・フレーム |
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