JPS6252681A - 画像表示方法 - Google Patents
画像表示方法Info
- Publication number
- JPS6252681A JPS6252681A JP19334285A JP19334285A JPS6252681A JP S6252681 A JPS6252681 A JP S6252681A JP 19334285 A JP19334285 A JP 19334285A JP 19334285 A JP19334285 A JP 19334285A JP S6252681 A JPS6252681 A JP S6252681A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は画像表示方法にかかり、特に画面メモリに記憶
されている原画像データに所定の修正処理を施して表示
する画像表示方法に関する。
されている原画像データに所定の修正処理を施して表示
する画像表示方法に関する。
〈従来技術〉
ディスプレイ制御部１） （第３図参照）に内蔵された
プロセッサが画面メモリ１２に記憶されている原画像デ
ータを読み出し、刺入力されている修正画像データを用
いて該原画像データに所定の修正を施し、ついで修正さ
れた原画像データを画面メモリ１２に書き込み、しかる
後画面メモリ１２から順次複数の画素に対応する複数ビ
ットの画像データを並列的に読み出し、並列−直列変換
回路１３でビットシリアルなデータに変換し、該画素デ
ータをＣＲＴ １４に入力すればＣＲＴ画面に修正画像
が表示される。
プロセッサが画面メモリ１２に記憶されている原画像デ
ータを読み出し、刺入力されている修正画像データを用
いて該原画像データに所定の修正を施し、ついで修正さ
れた原画像データを画面メモリ１２に書き込み、しかる
後画面メモリ１２から順次複数の画素に対応する複数ビ
ットの画像データを並列的に読み出し、並列−直列変換
回路１３でビットシリアルなデータに変換し、該画素デ
ータをＣＲＴ １４に入力すればＣＲＴ画面に修正画像
が表示される。
第４図はかかる画像表示方法の説明図であり、同図（Ａ
）は原画像ＯＲＩ、 同図（Ｂｌは修正画像ＭＦＩであり、 同図（Ｃ）は修正画像ＭＦＩで原画像ＯＲＩを置き換え
た場合のＣＲＴ表示画像、 同図（Ｄ）は原画像と修正画像の論理和的なＣＲＴ表示
画像、 同図（Ｅ）は原画像と修正画像の論理積的なＣＲＴ表示
画像、 同図（Ｆ）は原画像と修正画像の排他論理和的なＣＲＴ
表示画像である。
）は原画像ＯＲＩ、 同図（Ｂｌは修正画像ＭＦＩであり、 同図（Ｃ）は修正画像ＭＦＩで原画像ＯＲＩを置き換え
た場合のＣＲＴ表示画像、 同図（Ｄ）は原画像と修正画像の論理和的なＣＲＴ表示
画像、 同図（Ｅ）は原画像と修正画像の論理積的なＣＲＴ表示
画像、 同図（Ｆ）は原画像と修正画像の排他論理和的なＣＲＴ
表示画像である。
第５図はプロセッサによる修正処理のサイクル説明図で
あり、ＴｏｐＵはｌＣＰＵサイクルである。
あり、ＴｏｐＵはｌＣＰＵサイクルである。
ディスプレイ制′御部１）内蔵のプロセッサは第１サイ
クルＣ１で画面メモリ１２から所定ビット数の原画像デ
ータを読み取り（修正画像データは既に入力済み）、第
２サイクルＣ２で原画像データと修正画像データを用い
て指示されている修正処理を実行し、第３サイクルＣ３
で修正完了した原画像データを画面メモリ１２に書き込
む。そして、以後かかる３サイクルを全画像データに施
すことにより原画像の修正処理が終了し、ＣＲＴ１４に
表示される。
クルＣ１で画面メモリ１２から所定ビット数の原画像デ
ータを読み取り（修正画像データは既に入力済み）、第
２サイクルＣ２で原画像データと修正画像データを用い
て指示されている修正処理を実行し、第３サイクルＣ３
で修正完了した原画像データを画面メモリ１２に書き込
む。そして、以後かかる３サイクルを全画像データに施
すことにより原画像の修正処理が終了し、ＣＲＴ１４に
表示される。
〈発明が解決しようとしている問題点〉しかし、かかる
従来の画像表示方法では修正画像データに基づいて原画
像を修正するには３サイクル（＝３・Ｔｏｐ−を必要と
するため所望の修正画像が得られろ迄の時間が長くなる
という問題があった。
従来の画像表示方法では修正画像データに基づいて原画
像を修正するには３サイクル（＝３・Ｔｏｐ−を必要と
するため所望の修正画像が得られろ迄の時間が長くなる
という問題があった。
え、プロセッサは修正処理にかかりっきりなるため長時
間他の画像処理を行丸ず好ましくなかっｔこ。
間他の画像処理を行丸ず好ましくなかっｔこ。
以上から本発明の目的は短時間で画像の修正処理ができ
る画像表示方法を提供することである。
る画像表示方法を提供することである。
く問題点を解決するための手段〉
第１図（よ本発明方法を実現する装置の要部ブロック図
である。
である。
１０１はプロセッサ内蔵のディスプレイ制御部、１０２
は画面メモリ、１０３はリード・モデファイ・ライト回
路、１０４は並列−直列変換回路、１０５ばＣＲＴであ
る。
は画面メモリ、１０３はリード・モデファイ・ライト回
路、１０４は並列−直列変換回路、１０５ばＣＲＴであ
る。
く作用〉
修正データを用いて画面メモリから読み出された原画像
データに修正を施し、しかる後修正された原画像データ
を画面メモリに書き込む処理をプロセッサによらずにハ
ードウェアで実行させれば修正処理時間は著しく短縮し
、修正処理にプロセッサが占有される時間も短（なる。
データに修正を施し、しかる後修正された原画像データ
を画面メモリに書き込む処理をプロセッサによらずにハ
ードウェアで実行させれば修正処理時間は著しく短縮し
、修正処理にプロセッサが占有される時間も短（なる。
そこで、本発明においてはリード・モデファイ・ライト
回路１０３を設けると共に、プロセッサ１０１から該リ
ード・モデファイ・ライト回路に修正処理指示データＳ
Ｏ〜Ｓ２と修正画像データＤＢＯ〜ＤＢ３を入力し、か
つ画面メモリ１０２から原画像データＯＲＯ〜ＯＲｇを
入力し、リード・モデファイ・ライト回路１０３をして
修正画像データと原画像データを用いて修正処理指示デ
ータが指示する修正処理を実行させ、修正された原画像
データＯＲＯ’〜ＯＲ３’を画面メモリ１０２に書き込
んでＣＲＴ １０５に表示する。
回路１０３を設けると共に、プロセッサ１０１から該リ
ード・モデファイ・ライト回路に修正処理指示データＳ
Ｏ〜Ｓ２と修正画像データＤＢＯ〜ＤＢ３を入力し、か
つ画面メモリ１０２から原画像データＯＲＯ〜ＯＲｇを
入力し、リード・モデファイ・ライト回路１０３をして
修正画像データと原画像データを用いて修正処理指示デ
ータが指示する修正処理を実行させ、修正された原画像
データＯＲＯ’〜ＯＲ３’を画面メモリ１０２に書き込
んでＣＲＴ １０５に表示する。
〈実施例〉
第１図は本発明方法を実現する装置の要部ブロック図、
第２図は本発明の詳細な説明するタイムチャートである
。
第２図は本発明の詳細な説明するタイムチャートである
。
１０１はプロセッサを内蔵するディスプレイ制御部、１
０２は画面メモリ、１０３はリード・モデファイ・ライ
ト回路、１０４は並列−直列変換回路、１０５はＣＲＴ
である。
０２は画面メモリ、１０３はリード・モデファイ・ライ
ト回路、１０４は並列−直列変換回路、１０５はＣＲＴ
である。
ディスプレイ制御部１０１は図示しないホスト装置等か
ら原画像の修正が指示されれば該修正指示に基づいて４
ピントの修正画像データＤＢＯ〜ＤＢ３（説明を簡単に
するために４ビツトとする）、４ビツトのマスクデータ
ＭＤＯ〜ＭＤ３及び３ピツトの修正処理指示データＳＯ
〜Ｓ２をリード・モデファイ・ライト回路１０３に入力
する。尚、マスクデータＭＤＯ〜ＭＤ３は修正処理の実
行を禁止するビット位置を示し、修正処理指示データＳ
Ｏ〜Ｓ２はいかなる修正処理を実行するかを示す。修正
処理としては修正画像と原画像の（ａｌ置換え、（ｂｌ
論理和的合成、（Ｃ１論理積的合成、（ｄｌ排他論理和
的合成等があり、３ビツトの修正処理指示データＳＯ〜
Ｓ２により２３種類の修正処理を指示することができる
。
ら原画像の修正が指示されれば該修正指示に基づいて４
ピントの修正画像データＤＢＯ〜ＤＢ３（説明を簡単に
するために４ビツトとする）、４ビツトのマスクデータ
ＭＤＯ〜ＭＤ３及び３ピツトの修正処理指示データＳＯ
〜Ｓ２をリード・モデファイ・ライト回路１０３に入力
する。尚、マスクデータＭＤＯ〜ＭＤ３は修正処理の実
行を禁止するビット位置を示し、修正処理指示データＳ
Ｏ〜Ｓ２はいかなる修正処理を実行するかを示す。修正
処理としては修正画像と原画像の（ａｌ置換え、（ｂｌ
論理和的合成、（Ｃ１論理積的合成、（ｄｌ排他論理和
的合成等があり、３ビツトの修正処理指示データＳＯ〜
Ｓ２により２３種類の修正処理を指示することができる
。
しかる後、ディスプレイ制御部１０１はアウトプットイ
ネーブル信号＊ＯＥを画面メモリ１０２に入力すると共
に、アドレス信号Ａｉ（ｉ＝１゜２、・・・）を画面メ
モリ １０２に入力し、該画面メモリ１０２から原画像
データＯＲＯ〜ＯＲ３をリード・モデファイ・ライト回
路１０３に印加させる。
ネーブル信号＊ＯＥを画面メモリ１０２に入力すると共
に、アドレス信号Ａｉ（ｉ＝１゜２、・・・）を画面メ
モリ １０２に入力し、該画面メモリ１０２から原画像
データＯＲＯ〜ＯＲ３をリード・モデファイ・ライト回
路１０３に印加させる。
リード・モデファイ・ライト回路１０３はディスプレイ
制御部１０１から印加されているり四ツク信号ＣＬＫに
同期して原画像データＯＲＯ〜ＯＲ３を取り込み、す後
修正処理指示デークＳＯ〜Ｓ２が指示する修正処理を修
正データＤＢＯ〜ＤＢ３及び原画像データＯＲＯ〜ＯＲ
３を用いてビット対応に実行する。尚、マスクデータＭ
ＤＯ〜ＭＤ３がｏｏｏｏであれば全ビットに対して修正
処理を実行し、０００１であれば第１ビツトを除いた全
ビットに対して修正処理を実行し、００１０であれば第
２ビツトを除いた全ビットに対して修正処理を実行し、
以下同様に１）１）１に対応するビットを除いた全ビッ
トに対して修正処理を実行する。このようにマスクデー
タＭＤＯ〜ＭＤ３の内容により修正処理を行うビットと
修正処理を行わないビットを区別するように構成したか
ら一部の画像のみに修正処理を施すことができる。たと
えば、所定の境界線の内側のみ、あるいは外側のみ、あ
るいは境界線以外の部分に修正処理を施すようにするこ
とができる。
制御部１０１から印加されているり四ツク信号ＣＬＫに
同期して原画像データＯＲＯ〜ＯＲ３を取り込み、す後
修正処理指示デークＳＯ〜Ｓ２が指示する修正処理を修
正データＤＢＯ〜ＤＢ３及び原画像データＯＲＯ〜ＯＲ
３を用いてビット対応に実行する。尚、マスクデータＭ
ＤＯ〜ＭＤ３がｏｏｏｏであれば全ビットに対して修正
処理を実行し、０００１であれば第１ビツトを除いた全
ビットに対して修正処理を実行し、００１０であれば第
２ビツトを除いた全ビットに対して修正処理を実行し、
以下同様に１）１）１に対応するビットを除いた全ビッ
トに対して修正処理を実行する。このようにマスクデー
タＭＤＯ〜ＭＤ３の内容により修正処理を行うビットと
修正処理を行わないビットを区別するように構成したか
ら一部の画像のみに修正処理を施すことができる。たと
えば、所定の境界線の内側のみ、あるいは外側のみ、あ
るいは境界線以外の部分に修正処理を施すようにするこ
とができる。
しかる後、リード・モデファイ・ライト回路１０３はデ
ィスプレイ制御部１０１から出力されるデータアウトプ
ットイネーブル信号＊ＤＯＥにより修正処理結果（修正
画像データ）ＯＲＯ’〜ＯＲ３’を画面メモリ１０２に
出力する。え、これと並行してディスプレイ制御部１０
１は画面メモリ１０３にアドレス信号Ａｉ （ｉ＝１
．２． ・・）とライトイネーブル信号＊ＷＥを印加
する。
ィスプレイ制御部１０１から出力されるデータアウトプ
ットイネーブル信号＊ＤＯＥにより修正処理結果（修正
画像データ）ＯＲＯ’〜ＯＲ３’を画面メモリ１０２に
出力する。え、これと並行してディスプレイ制御部１０
１は画面メモリ１０３にアドレス信号Ａｉ （ｉ＝１
．２． ・・）とライトイネーブル信号＊ＷＥを印加
する。
この結果、アドレス信号が指示する画面メモリ１０２の
所定の記憶域に前記修正結果である４ビツトの修正画像
データＯＲＯ’〜ＯＲ３′が記憶される。
所定の記憶域に前記修正結果である４ビツトの修正画像
データＯＲＯ’〜ＯＲ３′が記憶される。
以後、全画像データに対して上記処理を繰り返せば修正
処理指示データＳＯ〜Ｓ２が指示する修正処理が施され
た修正画像データが画面メモリ１０２に記憶されること
になる。
処理指示データＳＯ〜Ｓ２が指示する修正処理が施され
た修正画像データが画面メモリ１０２に記憶されること
になる。
しかる後、ビームのラスタースキャンと同期して順次画
面メモリ１０２から画像データを複数ビット（たとえば
４ビツトづつ）読み出し、該画像データを並列−直列変
換回路１０４で直列データに変換して ＣＲＴ１０５に
入力すればＣＲＴ画面に原画像を修正画像データで修正
してなる修正画像が表示されることになる。
面メモリ１０２から画像データを複数ビット（たとえば
４ビツトづつ）読み出し、該画像データを並列−直列変
換回路１０４で直列データに変換して ＣＲＴ１０５に
入力すればＣＲＴ画面に原画像を修正画像データで修正
してなる修正画像が表示されることになる。
〈発明の効果〉
以上本発明によれば、リード・モチファイ。ライト回路
を設け、ディスプレイ制御部からリードーモデファイ・
ライト回路にいかなる修正処理を実行するかを示す修正
処理指示データと修正画像データを入力すると共に、画
面メモリから原画像データを入力し、リード・モデファ
イ・ライト回路で前記修正画像データと原画像データを
用いて前記修正処理指示データが指示する修正処理を実
行し、修正された原画像データを画面メモリに書き込ん
でＣＲＴに表示するように構成したから、短時間で、換
言すればｌＣＰＵサイクルで画像の修正処理ができ、従
って短時間のうちに修正画像をＣＲＴに表示させること
ができる。え、修正処理にディスプレイ制御部が占有さ
れる時間が短くなりプロセッサの処理効率を向上できる
。
を設け、ディスプレイ制御部からリードーモデファイ・
ライト回路にいかなる修正処理を実行するかを示す修正
処理指示データと修正画像データを入力すると共に、画
面メモリから原画像データを入力し、リード・モデファ
イ・ライト回路で前記修正画像データと原画像データを
用いて前記修正処理指示データが指示する修正処理を実
行し、修正された原画像データを画面メモリに書き込ん
でＣＲＴに表示するように構成したから、短時間で、換
言すればｌＣＰＵサイクルで画像の修正処理ができ、従
って短時間のうちに修正画像をＣＲＴに表示させること
ができる。え、修正処理にディスプレイ制御部が占有さ
れる時間が短くなりプロセッサの処理効率を向上できる
。
え、修正処理の実行を禁止するピット位置を示すマスク
データを入力し、該マスクデータが指示するピットに対
して修正処理を実行しないように構成したから、一部の
画像のみに修正処理を施すことができ修正のバラエティ
を増加させろことができる。
データを入力し、該マスクデータが指示するピットに対
して修正処理を実行しないように構成したから、一部の
画像のみに修正処理を施すことができ修正のバラエティ
を増加させろことができる。
第１図は本発明を実現する装置の要部ブロック図、
第２図は第１図の動作を説明するタイムチャート、
第３図は従来装置のブロック図、
第４図は画像修正処理の説明図、
第５図は従来の画像修正サイクル説明図である。
１０１・・ディスプレイ制御部、
１０２・・画面メモリ、
１０３・・リード・モデファイ・ライト回路、１０４・
・並列−直列変換回路、 １０５・・ＣＲＴ 特許出願入 アルプス電気株式会社代理人
弁理士 齋藤千幹第２図 華ｕ／Ｅ 第５図 １！Ｌ 第４図 （Ａ） ζ釦 ＭＦ工
・並列−直列変換回路、 １０５・・ＣＲＴ 特許出願入 アルプス電気株式会社代理人
弁理士 齋藤千幹第２図 華ｕ／Ｅ 第５図 １！Ｌ 第４図 （Ａ） ζ釦 ＭＦ工
Claims (3)
- （１）画面メモリに記憶されている原画像データを読み
出し、修正画像データを用いて該原画像データに修正を
施し、しかる後修正された原画像データを画面メモリに
書き込んでＣＲＴに表示する画像表示方法において、 リード・モデファイ・ライト回路を設け、 ディスプレイ制御部からリード・モデファイ・ライト回
路にいかなる修正処理を実行するかを示す修正処理指示
データと前記修正画像データを入力すると共に、画面メ
モリからリード・モデファイ・ライト回路に前記原画像
データを入力し、リード・モデファイ・ライト回路は前
記修正画像データと原画像データを用いて前記修正処理
指示データが指示する修正処理を実行し、 修正された原画像データを画面メモリに書き込んでＣＲ
Ｔに表示することを特徴とする画像表示方法。 - （２）ディスプレイ制御部は修正処理指示データと複数
のビットよりなる修正画像データと共に、修正処理の実
行を禁止するビット位置を示すマスクデータをリード・
モデファイ・ライト回路に入力し、リード・モデファイ
・ライト回路はマスクデータの指示するビットに対して
修正処理を実行しないことを特徴とする特許請求の範囲
第（１）項記載の画像表示方法。 - （３）前記修正処理は修正画像と原画像の置換え、論理
和的合成、論理積的合成、排他論理和的合成であること
を特徴とする特許請求の範囲第（２）項記載の画像表示
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334285A JPS6252681A (ja) | 1985-09-02 | 1985-09-02 | 画像表示方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334285A JPS6252681A (ja) | 1985-09-02 | 1985-09-02 | 画像表示方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252681A true JPS6252681A (ja) | 1987-03-07 |
Family
ID=16306298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19334285A Pending JPS6252681A (ja) | 1985-09-02 | 1985-09-02 | 画像表示方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187463U (ja) * | 1987-12-02 | 1989-06-09 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
-
1985
- 1985-09-02 JP JP19334285A patent/JPS6252681A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0187463U (ja) * | 1987-12-02 | 1989-06-09 |
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