JPS62500067A - データ処理システムのバス補助回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はバス導体の信号の遷移を補助する回路に関する。

背景技術 データ処理システムは、例えば、プロセッサ及びメモリー間のデータ・バスのよ うなデータ転送バスを持つ。データ処理システムはプロセッサ及びメモリーを制 御するクロック回路によって典型的に刻時され、プロセッサがデータをバスにの せることができるようにし、メモリーがバスからデータを読取りそれを記憶する までにデータ信号が十分安定する時間を与える。

この発明によると、それは前記バス導体に接伏されそれが第１の状態か第２の状 態か全決定する感知手段と、クロック・パルスに応答して前記第１の状態及び第 ２の状態間の前記バス導体の信号の遷移を補助する補助手段と、前記感知手段及 び前記補助手段に接続され前記クロック・・ぐルス中前記信号の遷移が前記第１ の状態から前記第２の状態になるときには前記補助手段を可能化し、前記クロッ ク・・ぐルス中前記信号の遷移が前記第２の状態から前記第１の状態になるとき には前記補助手段をディセーブルするロジック手段とを含むバス導体の信号の遷 移を補助する回路を提供する。

この発明による回路はインアクティブ状態に対するバス信号遷移とアクティブ状 態に対する前記バスの希望するデータ信号の遷移との間のコンテンション又は干 渉を防ぐという利益を有する。故に、この発明の回路はアクティブ状態の導体を インアクティブ状態にセットするに必要な時間を短くすることによってデータ・ バスの転送を加速することができる。

この発明の好ましい実施例では、パス補助回路はバス導体に電流を供給するゾル アップ回路と、プルアップされている前記導体を見てインアクティブか６−・イ ”状態にある導体の状態が“ハイ”又はインアクティブから“ロー″又はアクテ ィブ状態に変化するときに前記ゾルアップ回路をディセーブルするロジック回路 とを含むようにした。

図面の簡単な説明 次に、下記添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、この発明のバス補助回路を利用したデータ処理システムの簡略ブロッ ク図である。

第２図は、第１図のパス補助回路のロジック図である。

第３Ａ図乃至第３Ｃ図は、バス導体がインアクティブ状態に復帰するときの第２ 図のパス補助回路の波形を表わす図である。

第４Ａ図乃至第４Ｃ図は、バス導体がインアクティブ状態に残るときの第２図の パス補助回路の波形を例示する図である。

第５Ａ図乃至第５Ｃ図は、バス導体の状態がそのインアクティブ状態からそのア クティブ状態に変化するときの第２図のパス補助回路の波形を表わす図である。

発明を実施するための最良の形態 第１図はプロセッサ１０と、メモリー装置１２と、プロセッサ１０及びメモリー 装置１２間に接続された多重導体データ・バス１４とを含む簡略に描いたデータ 処理システムのブロック図である。データ・バス１４はシステムが希望する特定 データの増加による各データ・ピントのために別個な導体を有する。

システム・クロック１６はプロセッサ１０及びメモリー装置１２間及び他の装置 間のデータ転送及びその他の制御ｔ４行する。クロック１６はデータ処理システ ムを制御するために出力１８．２０のような１つ又はそれ以上のクロック出力を 含むことができる。パス補助回路２２はバス１４の各ビット導体に１つの複数の モノニール２４を含む。バス補助モジュール２４はデータ・パス１４の各導体に 接続され、プロセッサ１０を：補助してプロセッサ１０からメモリー１２−３の データ転送が行わねる前にデータ　パス１４の個々の導体をインアクティブ状態 に復帰する。共通入力２６はタロツク出力２００１つに接続され、回路２２は酋 毛・ノユール２４について】・つの仲数の個々の出力２８を持ち、その各々（１ バスト１の名ビット導体の１つに接続される。名バス補助モジュール２４はシル アツノ回路３０と後述するロジック回路３２とヲ持つ。

第２図は）０ルアノゾ回路：３０とロジック回路３２とを含む第１図のパス補助 モジュール２４のブロック図である。シルアツノ回路３０は電源３４と、抵抗３ ６゜３８から成る分圧回路と、Ｎチャンネル・エンハンスメントＭＯ８）ランノ スタ４６とを含む。プルアップ回路３０の入力・１２はトランジスタ４６のデー トに接続され、プルアップ回路３０の出力４４は前述の導体２８によってデータ ・パス１４のピント導体の１つに接続される。入力４２に対する正ノクルスはト ランジスタ・１Ｇ全ターンオンして電源３４から導体２８に接続されている出力 ・ｔ４に電流を流しうるようにする。フィードバック導体４４は出力導体２８と ロジック回路３２との間に接続され、出力導体２８の状態を感知してロジック回 路３２を制御する感知手段全提供する。

ノア　ケ゛−ト５０の１人力は共通入力導体２６に接続され、ノア・−５−”− １−５０の他の入力はフィードバック導体４゛４に接続されているインバータ５ ２の出力に接続さ才する。第２のノア・ケ゛−ト５４は１方の入力が共通入力導 体２６に接続され、他の入力はフィードバック導体４４に接続される１、 ノア・デート５６及び５８！１ノア・ケ”−）５０の出力に接続心れているリセ ット端子Ｒとノア・ケ゛−ト５４に接続されているセント端子Ｓと全持つセット ・リセット・フリップ・フロップ５９を形成するように接続される。アンド・ケ ゛−）６（ｌゴ、その１入力が共通入力導体２６に接続され、他の入力はセント ・リセット・フリップ・フロップ５９のＱ出力に接続されてロジック回路３２の ための出カケ゛・−トを提供する。

この実施例においては、出力導体２８の”−・イ”信号はそこに接続されている 第１図のデータ・パス１４のピッｌ−４体においてインアクティブ状態か又は′ ０”である。出力導体２８の１０−”信号は出力導体２８に接続されているビッ ト導体においてアクティブ状態か又は１″を表わす。

データ転送サイクルが始まると、第１図のクロック１６はその出力２０に正パル ス全出力し、その出力）ｅルスは第２図のロジック回路３２のアンド・ゲート６ ０及びノア・ｒ−）５０の入力に導体２６を介して入力する。出力導体２８の状 態がパ口−”であると、それは導体４４を介してフィードバックされ、インバー タ５２で反転され、ノア・ダート５０の他の入力に入力される。ノア・ケ゛−） 　５０の出力ば゛°コロ−であり、それはノア・り゛　）５６，５８で形成され ているフリップ・フロップ５９のリセット端子Ｒに供給される。

共通入力導体２６の゛ハイ”はノア・ケ゛−ト５４の１人力に供給され、導体４ ４の′°コロ−は他の入力に供給される。そのため、ノア　ゲート５４の出力は “ハイ″になり、それがフリップ・フロップ５９０セツト端子Ｓに供給される。

リセット端子凡の“′ロー”とセット端子Ｓの″ハイ“とはフリップ・フロップ のＱ端子金“′ハイ”にする。従って、アンド・ゲート６ｏの２つの入力は°′ ハイ”となってアンド・ゲート６ｏの出力ヲ°゛ハイ″にし、それがシルアツノ 回路の入力４２に供給されてトランジスタ４６をターンオンする。

Ｓ１１述のように、トランジスタ４６のターンオンは出力４体２８に電流金泥し て°゛ロー″アクテイブ状態ら”ハイ″インアクティブ状態に導体２！８の状態 全変化させる補助金する。この状態は第３Ａ図乃至第３Ｃ図に示す。第３Ａ図は 入力導体２６の信号の波形であり。

第３Ｂ図は出力導体２８の信号の波形であり、第３ｃ図はプルアップ回路の入力 ４２の入力信号の波形を表わす。第３Ａ図の正パルス６１が第２図の共通入力導 体２６に達したとき、及び第３Ｂ図の゛′コロ−６２が第２図の出力導体２８に あるときにはアンド・ゲート６０の出力は入力パルス６１の存在中第３Ｃ図のパ ルス６４で示すようにパハイ”となる。前述のように、これは第３Ｂ図の６６で 表わすように第２図のトランジスタ４６をターンオンする。

第２図の出力導体２８の状態がノ・イ”のとき、この６ハイ”はインバータ５２ でパ口−”に反転され。

クロック１６からの導体２６の正パルスと共にノア・ゲート５０．に供給される 。この場合、ノア・ゲート５０及び５４の出力が両方共°′コロ−となり、フリ ップ・フロンｆ５９のＱ出力がパロー“のままとなるのでアンド・ゲート６０の 出力を６０−”に保持する。

この′”ロー”はトランジスタ４６０ケ９−トに供給されてトランジスタ４６を ディセーブルするが、シルアツノ回路が導体２８の状態に影響を与えない。この 状態は第４Ａ図乃至第４Ｃ図に表わす。第４Ａ図は入力導体２６の信号の波形で あって、導体２８の状態が第４Ｂ図の７２で示すように“・・イ”のときに発生 するクロック・パルス７０を示す。第４Ｃ図はゾルアップ回路の出力４４の波形 全示し、この場合、アンド・ケ０−トロ０が前述のように６０−”又はオフに保 持されているので”ロー”に維持されたままである。

出力導体２８の状態が”ハイ”であるが、第１図のプロセッサ１０によって１０ −”又はアクティブに変化すると、アンド・ゲート６０は第４Ａ図乃至第４Ｃ図 と共に前述したようにターンオフ又は“ロー”状態となる。アンド・ゲート６０ がオフのままであシ、トランジスタ４６を十分な時間中オフに保持すると、第１ 図のプロセッサ１ｏが第２図の出力導体２８の状態を°“ロー”又はアクティブ 状態に変化させることができる。これはノロセッサ１ｏの出力とプルアンプ回路 ３０の出力との間のコンテンションをすべて防止して、それにより導体２８の状 態を、この場合、″へイ″又はインアクティブ状態から°“ロー″又はアクティ ブ状態に変化させるに必要な時間を短くすることができる。

この状態は第５Ａ図乃至第５Ｃ図に示してあり、第５Ａ図のパルス８０は第１図 のクロック１６からの正パルス全表わし、導体２８の状態は第５Ｂ図の８２で示 すように°”ハイ”である。入力４２の信号は第５Ｃ図に示すように正Ａルス８ ０の存在中゛ロー”のままに保持される。″ハイ″′状態から１０−”状態への トランジスタ８４の遷移は第１図のプロセッサ１ｏの出力によって制御され、前 述したようにプルアンプ回路３０によって干渉されない。

ロジック回路３２のノア・ダート５０，５４，５６゜５８はカリフォルニア州マ ウンテンビューのフェアチャイルド・カメラ・アンド・インスッルーメント・コ ーポレーションから購入できる７　４　Ｆ０２チップで与えられ、インバータ５ ２及びアンド・ゲート６０はテキサス州すテャードンンのテキサス・インスッル ーメント・コーポレーションから購入できる７４８３８チツプを用いて適当に接 続することができる。プルアンプ回路３０はバス補助チップで形成するか、又は ＶＱｌｏｏＩの名でカリフォルニア州すンタクララのシリコエックスから購入で きるＮチャンネル・エンハンスメントＭＯ３）ランジスタで形成することができ る。分圧回路は２にΩ抵抗３６と３にΩ抵抗３８で作ることができる。

バス補助回路は個々の回路成分で作るように表わしであるが、プルアンプ回路３ ０、ロジック回路３２又はそれらを全部含めた標準の設計及び製造技術により集 積回路チップに作ることができるということは当然である。

以上の説明により、この発明によるデータ転送バスを有するデータ処理システム に使用するためのバス補助回路はデータ転送パスの個々のビット導体の状態の遷 移、すなわちアクティブ状態からインアクティブ状態への遷移を助け、しかしそ れがディセーブルされてバス補助回路からコンテンションなしにインアクティブ 状態からアクティブ状態に対する遷移を可能にする。

これはプロセッサ及びメモリー装置間以外のデータ４信バスにも使用することが でき、その他、例えば、データ・ビットの状態もインアクティブ状態を°１０− ”にし、アクティブ状態を“ハイ”にするという設定を入れ換えることもできる ということは容易に理解でき以上説明した実施例はプロセンサ及びメモリー装置 間のデータ・バスに関するものでアシ、プロセッサはデータ・バスの導体の状態 を制御するものであるが、この発明はメモリーがバス導体の状態を制御するよう にしたメモリー・バスについても、プロセッサ及び周辺装置間を接続するデータ ・バスについても、又各周辺装置間を接続するデータ・バスについても等しく有 益である。

ＩＧ　１ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥ？ ＯＲＴ　ＯＮ

Claims (5)

【特許請求の範囲】
1. １．バス導体に接続され前記バス導体が第１の状態か第２の状態にあるかを決定 する感知手段（４４）と、クロック・パルス（６１）に応答して前記第１の状態 と前記第２の状態の間の前記バス導体の信号の遷移を補助する補助手段（３０） と、前記感知手段（４４）及び前記補助手段（３０）に接続され前記信号の遷移 が前記クロック・パルス（６１）中前記第１の状態から前記第２の状態になると きに前記補助手段（３０）を可能化し、前記クロック・パルス（６１）中前記信 号の遷移が前記第２の状態から前記第１の状態になるときに前記補助手段（３０ ）をディセーブルするロジック手段（３２）とを含む前記バス導体の信号の遷移 を補助する回路。
2. ２．前記補助手段（３０）は電流源（３４）と、閉状態では前記電流源（３４） を前記バス導体にスイッチし、開状態では前記電流源（３４）から前記バス導体 に対する電流を防止するスイッチ手段（４６）とを含み、前記スイッチ手段（４ ６）は前記ロジック手段（３２）が前記補助手段を可能化したときに前記スイッ チ手段（４６）を閉状態にスイッチし、前記ロジック手段（３２）が前記補助手 段（３０）をディセーブルしたときには前記スイッチ手段（４６）を開状態にス イッチするようにした前記ロジック手段（３２）に接続された制御入力（４２） を持つ請求の範囲１項記載の回路。
3. ３．前記感知手段は前記バス導体及び前記ロジック手段（３２）間に接続された フィードバック導体（４４）を含み、前記ロジック手段（３２）は前記クロック ・パルス（６１）を受信するクロック入力（２６）と前記スイッチ手段（４６） の制御入力（４２）に接続された出力と前記フィードバック導体に接続された第 ２の入力とを含み、前記ロジック手段（３２）は前記バス導体が前記クロック入 力（２６）のクロック・パルス（６１）の開始において前記第１の状態にあると きにその出力に第１の可能化状態を持ち、前記バス導体が前記クロック入力（２ ６）のクロック・パルス（６１）の開始において前記第２の状態にあるときにそ の出力に第２のディセーブル状態を持つ請求の範囲２項記載の回路。
4. ４．前記ロジック手段（３２）は前記フィードバック導体（４４）に接続された 入力を持つインバータ（５２）と、前記クロック入力（２６）に接続された第１ の入力と前記インバータ（５２）の出力に接続された第２の入力とを持つ第１の ノア・ゲート（５０）と、前記クロック入力（２６）に接続された第１の入力と 前記フィードバック導体（４４）に接続された第２の入力とを持つ第２のノア・ ゲート（５４）と、前記第１のノア・ゲート（５０）の出力に接続されたリセッ ト入力と前記第２のノア・ゲート（５４）の出力に接続されたセット入力とを持 つセット・リセット型フリップ・フロップ（５９）と、前記クロック入力（２６ ）に接続された第１の入力と前記フリップ・フロップ（５９）の出力に接続され た第２の入力と前記ロジック手段（３２）の出力を形成する出力とを持つアンド ・ゲート（６０）とを含む請求の範囲３項記載の回路。
5. ５．前記ロジック手段（３２）は前記バス導体の第１の状態が“ロー”信号状態 のときに前記補助手段（３０）を可能化し、前記バス導体の第２の状態が“ハイ ”信号状態のときに前記補助手段（３０）をディセーブルする請求の範囲１項， ２項，３項又は４項記載の回路。