JP2001507844A

JP2001507844A - 特殊モードイネーブル検出回路機構を備えたマイクロコントローラおよびその動作方法

Info

Publication number: JP2001507844A
Application number: JP52484199A
Authority: JP
Inventors: ハル，リチャード; エリソン，スコット; ホフヒン，ポール
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 1997-10-29
Filing date: 1998-10-28
Publication date: 2001-06-12
Also published as: WO1999022289A1; KR20000069734A; TW498163B; EP0948764A1; US5991910A

Abstract

(57)【要約】フリーランニングマイクロコントローラ（すなわち、リセット信号を持たないマイクロコントローラ）であって、マイクロコントローラをテストまたは特殊動作モードにするための特殊モードイネーブル検出論理を備え、そのような目的のための専用ピンの利益を有していないマイクロコントローラが示される。むしろ、本発明は、最初にテスト電圧を印加し、フリーランニングマイクロコントローラに、テストモードに入ることを示す方法論を実現する。装置は、一旦通常動作が始まるとこの通常動作に割り込むリセット信号を有していないため、電源Ｖ_DDの前にテスト電圧が印加され、装置が、通常モードに入り得る前にテストモードに入ることを確実にする。

Description

【発明の詳細な説明】特殊モードイネーブル検出回路機構を備えたマイクロコントローラおよびその動作方法本発明は、マイクロコントローラおよびその動作方法の分野に位置し、より具体的には、特殊モードイネーブル検出回路機構を備えたマイクロコントローラおよびその動作方法である。特殊モードは、様々な理由でマイクロコントローラ装置に使用され得るが、その中で最も一般的な理由は、非ユーザ環境（すなわち、装置が正常動作状態にないとき）において装置をテストすることである。装置をテストするための手段として特殊モードを一般的に使用するために、特殊動作モードをテストモードと単純に呼ぶ者もいる。装置テスト以外の機能も特殊モードで行われ得ることが当業者には公知である。このような他の機能には、組込み自己テスト（ＢＩＳＴ）機能および正常ユーザ（すなわち、非テスト）モードにおける装置初期化（必ずしもこれらに限定されない）が含まれ得る。特殊動作モードに入るために、昔の人は、時に、装置がテストまたは特殊動作モードに入ることを示す専門的機能を有したマイクロコントローラに独立ピンを単に加えていた。電力を装置に与えた後、専用特殊モードピンが、正常実行を停止し、特殊モードでの動作を始めるべきであることを装置に示すレベルに設定される。このアプローチは、スペース（すなわち、特殊モードを検出するための専用ピン）を浪費するという明らかな欠点を持ち、その結果、スペース制約が装置に関する関心事である場合には、このアプローチは望ましくない。代替の従来技術のアプローチでは、マイクロコントローラのための専用テストモード検出ピンはなく、代わりに、入出力（Ｉ／Ｏ）ピンおよびテストモードを検出するためのピンとして機能する共用ピンが存在する。この共用ピンアプローチは、以下のように働く。テストモードに入る時には、Ｖ_DDを越える電圧が共用ピンに印加され、それによってテストモードが開始されることが示される。しかし、このような技術は、マイクロコントローラがテストの前に正常装置動作を停止させるなんらかの手段を有していることを必要とする。つまり、リセット信号等が必要とされる。本発明において問題となっている状況は、正常なマイクロコントローラ動作を妨げるリセット信号を必要としない。従って、この２番目の従来技術アプローチは、本発明に関与する状況においてうまくいかないであろう。従来技術とは対照的に、本発明は、低ピンカウントを有し、電力が装置に与えられた後に装置のフリーランニング実行を阻止する手段を持たないマイクロコントローラ装置においてテストモードに入る必要性から生じた。ここでは、「低ピンカウント」の限定は、チップの設計者が、テストモードの開始を確認する専門的機能のためにピンを浪費したくないことを意味する。これは、非常に少ないピン（例えば８）または多数のピン（例えば６４）を有するマイクロコントローラにおける状況であり得る。要は、ピンの具体的な数とは無関係である。関係があるのは、設計者が、テストモードを検出するために専用ピンを用いることによってスペースを浪費したくないという事実である。さらに、本発明を必要としたこの状況には、マイクロコントローラ装置に電力を与えた後にマイクロコントローラ自身にフリーランニング実行をさせないための手段がマイクロコントローラに存在しなかったという制限が含まれることに注目されたい。つまり、この状況は、リセットピンを介した装置への外部リセット信号入力、または当業者には周知の、あるタイプのオンチップソフトウェア生成リセット信号のいずれかからのリセット信号を持たないマイクロコントローラに関与していた。ここに関与したマイクロコントローラはリセット信号が利用可能ではないので、一旦Ｖ_DDが装置に印加されると、それを停止させ、装置がテストモードに入る方法はなかった。従って、ここでの考察のために、「フリーランニングマイクロコントローラ」という用語は、外部的に提供されるリセット信号、およびマイクロコントローラのためのいかなるタイプのオンチップソフトウェアまたはハードウェア誘導リセット信号も持たないマイクロコントローラを意味し、あるいは、少なくともそのようなソフトウェアまたはハードウェア誘導リセット信号が確立され得る場合には、そのように確立されなかったことを意味する。つまり、フリーランニングマイクロコントローラ（これは本発明の関心事の領域である）は、一旦Ｖ_DDがマイクロコントローラに印加されると、マイクロコントローラが作動することを停止させるためのリセット信号を持たない。従って、テストまたは特殊動作モードに、そのような目的のための専用ピンの恩恵なしに入ることが可能なフリーランニングマイクロコントローラと、その動作方法とを提供する必要性が存在した。本発明の目的は、テストまたは特殊動作モードに、そのような目的のための専用ピンの恩恵なしに入ることが可能なフリーランニングマイクロコントローラを提供することである。本発明の別の目的は、テストまたは特殊動作モードに、そのような目的のための専用テストまたは特殊動作モードピンの恩恵なしにフリーランニングマイクロコントローラが入るための方法を提供することである。本発明によれば、フリーランニングマイクロコントローラと、フリーランニングマイクロコントローラのための複数の入出力（Ｉ／Ｏ）ピンとを組み合わせで備え、複数のＩ／Ｏピンの１つの共用ピンが特殊モードイネーブル検出論理と共に設けられる装置が開示される。複数のＩ／Ｏピンの各Ｉ／Ｏピンが、入力論理および出力論理と共に設けられる。特殊モードイネーブル検出論理は、共用ピンからの第１の入力を持つＮＡＮＤゲートと、ＮＡＮＤゲートの第２の入力に接続された出力を持つパワーアップ検出回路機構とを備える。特殊モードイネーブル検出論理はさらに、共用ピンに接続された入力を持つトランジスタと、トランジスタの出力に接続された第１のインバータと、第１のインバータに接続された第２のインバータとを備える。また、第２のインバータは、ＮＡＮＤゲートの第１の入力に接続された出力を持つ。特殊モードイネーブル検出論理はさらに、ＮＡＮＤゲートの出力に接続されたインバータを備える。本発明の本実施形態では、装置はさらに、特殊モードイネーブル検出論理の出力に接続された制御論理の第１の部分を含み、制御論理の第２の部分に対する出力を持つ。制御論理の第２の部分は、複数のＩ／Ｏピンの各Ｉ／Ｏピンの一部に接続された出力イネーブルラインを有し、制御論理の第１の部分は、複数のＩ／Ｏピンの各Ｉ／Ｏピンの一部に接続されている。本発明の別の実施形態では、マイクロコントローラを設けるステップと、テスト電圧をマイクロコントローラに印加するステップと、テスト電圧の印加のステップの後にマイクロコントローラに電源電圧（Ｖ_DD）を印加するステップとを包含する、マイクロコントローラ装置を特殊動作モードに就かせるための方法が開示される。この方法はさらに、Ｖ_DDがマイクロコントローラを作動させるのに十分なレベルにある場合に電力オンリセット（ＰＯＲ）信号を提供するステップと、ＰＯＲ信号および改変版のテスト電圧が共に高論理レベルにある時を検出するステップと、ＰＯＲ信号および改変版のテスト電圧が高論理レベルにあることの検出に応答して特殊モードイネーブル（ＳＭＥ）検出信号を提供するステップとを包含する。さらに、本方法は、ＳＭＥ検出信号の起動によってイネーブルされる特殊モード制御論理を提供するステップと、通常モード制御論理を提供するステップとを含む。特殊モード制御論理は、通常モード制御論理に接続され、通常モード制御論理は、マイクロコントローラの各Ｉ／Ｏピンに接続される。本方法はさらに、ＳＭＥ検出信号の検出に応答して、特殊モード制御論理を実行するステップを備える。追加の方法ステップにより、特殊モード制御論理が実行されている間は、通常モード制御論理の実行が阻止される。また、本方法は、異なる組み合わせのデータを特殊モード制御論理に多重化するステップを含み、これらは、ＳＭＥ検出信号の起動によってイネーブルされる時に、特殊モード制御論理によって行われる異なる機能に対応する。好適には、両方の実施形態におけるマイクロコントローラが、フリーランニングマイクロコントローラであり、テスト電圧がＶ_DDを越える。本発明の上記および他の目的、特徴、および利点は、添付の図面に示されるような、以下の、より具体的な本発明の好適な実施形態の説明から明らかとなるであろう。図１は、特殊モードイネーブル検出論理を備えたマイクロコントローラの概念上の簡略化ブロック図である。図２は、図１の特殊モードイネーブル検出論理のタイミング図である。図３は、図１の特殊モードイネーブル検出論理の簡略化電気回路図である。図４は、本発明によってテストモードの動作に入るフリーランニングマイクロコントローラのための動作方法の概念上の簡略化ブロック図である。好適な実施形態の説明図１を参照すると、マイクロコントローラの概念上の簡略化ブロック図が示され、概して参照符号１０で示されている。この装置は、フリーランニングマイクロコントローラ１０と、複数の入出力（以下「Ｉ／Ｏ」と呼ばれる）ピン１２とを組み合わせで備え、複数のＩ／Ｏピン１２の共用ピン１２ａが特殊モードイネーブル検出論理１８（以下「ＳＭＥＤ」または「ＳＭＥＤＬ」と呼ばれる）と共に設けられる。「フリーランニングマイクロコントローラ」という用語は、リセットピンに対して外部的に提供されるリセット信号、およびマイクロコントローラ１０のためのいかなるタイプのオンチップソフトウェアまたはハードウェア誘導リセット信号も持たないマイクロコントローラ１０を意味し、あるいは、少なくともそのようなソフトウェアまたはハードウェア誘導リセット信号が確立され得る場合には、そのように確立されなかったことを意味することに注目されたい。つまり、フリーランニングマイクロコントローラ１０は、一旦Ｖ_DDが印加されると、マイクロコントローラが作動することを停止させるためのリセット信号を持たない。また、下側の２つのＩ／Ｏピン１２の間に示される３つの垂直方向の点は、所望であれば、図示されるＩ／Ｏピン１２（およびそれに伴うＩ／Ｏ論理１４および１６）の数より多いまたは少ない数のものが実現され得ることを示すものであるが、常に１２ａのような１つの共用ピンが存在することに注目されたい。各Ｉ／Ｏピン１２は、入力論理１４および出力論理１６と共に設けられる。マイクロコントローラ１０はさらに、ＳＭＥＤＬ１８からの出力２２に接続された制御論理２０（「特殊モード制御論理」と表示されており、以下「ＳＭＣＬ」と呼ばれる）の第１の部分を含み、ＳＭＣＬ２０は、制御論理２４（「通常モード制御論理」と表示されており、以下「ＮＭＣＬ」と呼ばれる）の第２の部分に接続された出力２６を持つ。ＮＭＣＬ２４は、各Ｉ／Ｏピン１２の一部１６に接続された出力イネーブルライン２８を有する。さらに、ＳＭＣＬ２０は、各Ｉ／Ｏピン１２の一部１４に接続される。最後に、Ｉ／Ｏピン１２と、ＳＭＣＬ２０と、ＮＭＣＬ２４との間の通信のための複数のバス３０および３２が存在することに注目されたい。図３を参照すると、図１のＳＭＥＤＬ１８の簡略化電気回路図が示されている。ＳＭＥＤＬ１８は、共用ピン１２ａからの第１の入力を持つＮＡＮＤゲート５８と、ＮＡＮＤゲート５８の第２の入力に接続された出力を有するパワーアップ検出回路機構５６（以下「ＰＵＤＣ」）を備える。ＳＭＥＤＬ１８はさらに、共用ピン１２ａに接続された入力を持つトランジスタ４８と、トランジスタ４８の出力に接続された第１のインバータ５０と、第１のインバータ５０に接続された第２のインバータ５２とを備える。また、第２のインバータ５２は、ＮＡＮＤゲート５８の第１の入力に接続された出力を持つ。ＳＭＥＤＬ１８はまた、ＮＡＮＤゲート５８の出力に接続されたインバータ６０を含む。トランジスタ４８が、好適には、ピン１２ａに対応するノードに戻るウェル型接続部を有するＰＭＯＳ型トランジスタであることに注目されたい。また、トランジスタ４８のドレインが、レジスタ５４を通してグラウンドに接続され、トランジスタ４８のゲート接合がＶ_DDに接続されていることに注目されたい。動作本発明を具体化する方法の主な要点は、Ｖ_DDが後に１回印加されるとなるであろうレベルを越える電圧をマイクロコントローラ装置１０に最初に印加することである。最初に印加される電圧は、マイクロコントローラまたは装置１０の共用ピン１２ａに印加されるテスト電圧または特殊動作モード電圧に対応する。このテスト電圧または特殊動作モード電圧（以下「テスト電圧」）は、装置１０に対して、通常モードの動作の代わりに、テストモードの動作に入ることを示すことになっている。この方法論の主要な局面は、テスト電圧が最初に（すなわち、Ｖ_DD が装置１０に印加される前に）印加される。さらに、テスト電圧とＶ_DDとは、それらの定常状態絶対値が、ある著しい量だけ異なる点で区別可能である。特に、テスト電圧は、ある検出可能な量だけＶ_DDを越えることになっているが、当業者は、所望であればテスト電圧がＶ_DDより低く設定されることが可能で、装置１０が実質的に同じに動作し得ることをこの開示を読んだ後に理解するであろう。一旦Ｖ_DDが装置１０に印加されると、装置１０の論理が動作可能になるとすぐに（すなわち、一旦、Ｖ_DDが、装置の回路機構が動作するために必要な値に到達すると）、より高いテスト電圧がアクティブとなる。このように、Ｖ_DDがオンチップ動作可能レベルに到達するとすぐに、装置１０がテストモードに行かなければならないことを最初に認識し、その結果、テストモード中は正常装置動作の開始が阻止されるので、装置１０は正常動作実行を始めることができない。図２を参照すると、図１のＳＭＥＤＬ１８のタイミング図が示されている。上側の信号では、３４と表示される時点において、テスト電圧（実線で表されるような）がアサートされる。上側部分３６は、テスト電圧の定常状態振幅を表し、破線３８は、後にアサートされた時にＶ_DDが達成する定常状態振幅を表す。テスト電圧の定常状態振幅は、Ｖ_DDの定常状態振幅より大きいことに注目されたい。下の第２の信号では、時点４０（時３４より後）では、Ｖ_DD（すなわち、実線）が印加され、４４で表される振幅は、Ｖ_DDの定常状態値に対応する。破線４２は、装置の回路機構が動作するために必要なＶ_DDの振幅を表わすことに注目されたい。Ｖ_DDが破線４２の上へと交差する時点の僅か後の時点で、ＰＵＤＣ５６（図３を参照）が、その出力をアサートし、これは、Ｖ_DDが装置の回路機構に関する動作可能レベルにあることを示す。この時点では、ＰＵＤＣ５６が高論理レベルを出力し、ＮＡＮＤゲート５８に対する他の入力もまた、高論理レベル入力を持ち、その結果、ＮＡＮＤゲート５８は、低信号をインバータ６０に出力する。従って、インバータ６０の出力は高く、これは、ライン２２上のＳＭＥ検出信号であり、これは、図２の下側の信号の点４６において高信号のアサーションによって表わされる。従って、Ｖ_DDのレベルが装置の論理が働くために十分になるとすぐに、ＳＭＥＤＬ１８がライン２２上で高信号を出力し、それによって、装置１０がテストモードに入ることがＳＭＣＬ２０に示される。このように、ＮＭＣＬ２４は、開始されたばかりのテストモードを妨害するような方法においてＩ／Ｏピン１２を駆動する機会を持たない。具体的には、ＳＭＣＬ２０は、ＳＭＣＬ２０がテストモード動作を完了するまでは正常動作を始めないようにＮＭＣＬ２４に指示するデータをラインまたはバス２６上で出力する。上記のように、装置１０がフリーランニングである（すなわち、正常装置動作を停止させるリセット信号等を持たず、一旦開始されると、および開始されたとしたら、テストモード動作を十分妨害し得る）ので、これは意義深いことである。図１および図３を参照し、テスト電圧が最初に印加されると仮定すると、ＳＭＥＤＬ１８は、この状況を検出する。具体的には、テスト電圧が共用ピン１２ａに印加され、トランジスタ４８のゲートがＶ_DD（これはまだアサートされておらず、従って低い）に結合されているので、トランジスタ４８は、レジスタ５４を通してグラウンドに伝導する。この時点では、Ｖ_DDがまだ印加されていないので、レジスタ５４の上部ノードの電位が、インバータ５０および５２を通して伝導されない。その理由は、インバータ５０および５２が、Ｖ_DDからの十分な動作可能電力レベルを持たないからである。少ししてから、Ｖ_DDが印加される。当業者には周知の部品であるＰＵＤＣ５６は、Ｖ_DDを供給するためのラインに接続された入力を持つ。Ｖ_DDが一旦印加されると、ＰＵＤＣ５６はその入力をモニタし、それによって、Ｖ_DDが装置１０に関する動作可能レベルにある時が決定される。このレベルが達成されると、ＰＵＤＣ５６は、電力オンリセット（ＰＯＲ）出力高をアサートする。「ＰＯＲ」という用語は、当業者には周知であり、Ｖ_DDが動作可能レベルにあることを意味することに注目されたい。また、ＰＵＤＣ５６がＰＯＲ高をアサートする時が、装置の構成要素が働くために実際に必要とされるものより僅かに高い電位に対応することに注目されたい。従って、ＰＵＤＣ５６が高ＰＯＲ出力をアサートすると、トランジスタ４８のドレインにおける高信号が、インバータ５０および５２によって２回反転され、それによって、ＮＡＮＤゲート５８に対する別の高入力が提供される。従って、ＮＡＮＤゲート５８が、インバータ６０によって反転される低信号を出力し、それによって、ＳＭＣＬ２０に対してライン２２上の高ＳＭＥ検出信号が提供される。他のＩ／Ｏピン１２（すなわち、Ｉ／Ｏピン１２ａ以外）は、ＳＭＣＬ２０にデータを供給し得、ＳＭＣＬ２０は、ライン２２上のＳＭＥ検出信号を受け取ると、入力データを解読し、それによって、どのテストモードまたは特殊動作を行うべきかが決定される。このテストモード識別データの入力経路は、共用Ｉ／Ｏピン１２ａ以外の各Ｉ／Ｏピン１２のための入力論理１４から、バス３２へ、そしてＳＭＣＬ２０へ行く。ＳＭＣＬ２０がＳＭＥ検出信号および、おそらくはテストモード識別データとを受け取ると（すなわち、テストモード識別データは必要とされないかもしれない）、ＳＭＣＬ２０はデータをラインまたはバス２６上でＮＭＣＬ２４に送り、それによって、外部的に与えられたテストモード信号と競合を引き起こし得るように１つ以上のＩ／Ｏピン１２の出力論理１６が駆動されることを阻止する。ＮＭＣＬ２４は、ラインまたはバス２８上の適切な出力論理ブロック１６を阻止する。ＮＭＣＬ２４は、ＳＭＣＬ２０によって完全に、または部分的にディスエーブルされ得ることに注目されたい。つまり、ＮＭＣＬ２４が必要なければ、ＳＭＣＬ２０は、ＮＭＣＬ２４を完全にディスエーブルし、テスト動作を行うために、ＮＭＣＬ２４の幾つかの部分がＳＭＣＬ２０によって必要であれば、ＮＭＣＬ２４は、必要ない程度にだけディスエーブルされる。これらの動作を行うために必要なＳＭＣＬ２０およびＮＭＣＬ２４の論理は、当業者に周知の多数の方法のどの一つにおいても実現され得、従って、それらは、正式に考察されない。図４は、本発明による、動作のテストモードに入るフリーランニングマイクロコントローラ１０の動作方法の簡略化された概念ブロック図を示す。最初のステップは、マイクロコントローラ１０を提供することである。ブロック６２により示される次のステップは、マイクロコントローラ１０にテスト電圧を印加することである。好適な実施形態では、テスト電圧は、テスト中はハイに保持される。しかし、当業者は、ハイのテスト電圧信号がラッチされ得、テスト電圧がデアサートされ得ることを理解する。テスト電圧を印加するステップ６２の後、ブロック６４は、マイクロコントローラ１０に電源電圧（Ｖ_DD）を印加するステップを表す。以前に説明したように、Ｖ_DDがマイクロコントローラ１０を動作させるのに十分なレベルであるときＰＯＲ信号を提供するステップは、ＰＵＤＣ５６の動作により達成される。ブロック６６は、ＰＯＲ信号と、テスト電圧を改変したものとがともにハイ論理レベルであるときを検出するステップを表す。「テスト電圧を改変したもの」という表現は、インバータ５０および５２によるテスト電圧の改変に対応する。これらの２つの入力がともにハイ論理レベルであるときの検出は、ＮＡＮＤゲート５８により達成される。ブロック６８で表されるステップは、ＰＯＲ信号とテスト電圧を改変したものとがハイ論理レベルであることの検出に応答して、ＳＭＥ検出信号を提供する。ステップ６８は、インバータ６０により達成され、インバータ６０は、ＳＭＣＬ２０に対して、ライン２２上にＳＭＥ検出信号を出力する。上記方法はまた、ＳＭＥ検出信号の活性化によりイネーブルされるＳＭＣＬ２０を提供するステップと、ＮＭＣＬ２４を提供するステップとを包含する。さらに、上記方法は、ＳＭＥ検出信号の検出に応答してＳＭＣＬ２０を実行し、そして、ＳＭＣＬ２０を実行している間ＮＭＣＬ２４の実行を防ぐステップを包含する。上記方法はまた、データの異なる組み合わせを多重化してＳＭＣＬ２０に送るステップを包含し、上記データの異なる組み合わせは、ＳＭＥ検出信号の活性化によりイネーブルされると、ＳＭＣＬ２０により果たされる異なる機能に対応する。このような後の多重化ステップが必要とされる場合、このステップは、Ｉ／Ｏピン１２からＳＭＣＬ２０にデータを入力することにより達成される。この動作方法では、マイクロコントローラ１０は、上で規定されたようなフリーランニングマイクロコントローラであり、テスト電圧は、Ｖ_DDよりも大きい。最後に、ブロック７０で表される、テストを実行するステップは、一旦装置が上記で開示されたようにテストモードに入ると、ユーザが、Ｉ／Ｏピン１２を介して装置１０にデータおよび／または命令を入力することにより達成されることに注目されたい。ブロック７２は、ユーザが装置１０のテストを終了した状態を表し、その時点で、必要であれば、装置１０は、ＮＭＣＬ２４により通常の装置動作を開始し得る。あるいは、装置１０のさらなる動作が必要でなければ、ユーザは、単に、テストモード動作を終了し、装置１０は、促されるまでそれ以上何もしない。次に図１を参照して、フリーランニングマイクロコントローラ１０などのマイクロコントローラを作製および使用する一般的な態様が当業者に周知であり、従って、これらの概念が、上で開示され、および以下に説明される以外には完全には説明されないことに注目されたい。但し、マイクロコントローラ１０、および、特にＳＭＥＤＬ１８について開示された具体的な構造は周知ではないため、具体的に説明されている。しかし、ＳＭＥＤＬ１８に関する重要な点がまだ数点ある。具体的には、ＳＭＥＤＬ１８は、装置１０についてテストモードまたは特殊モードが実行されるときを検出することができる入力経路または回路を表す。専用テストモード検出ピンを有するマイクロコントローラの場合（本発明の場合ではない）、ＳＭＥＤＬ１８は、単に、単純な配線の（plain wired）入力経路または単純な入力バッファをＳＭＣＬ２０に提供することにより実現され得る。ここで示される場合（専用テストモード検出ピンがない場合）、ＳＭＥＤＬ１８は、図３に示されるようになる。この回路では、ＰＯＲ信号は、当業者に周知である、ＰＵＤＣ５６の出力であり、この出力は、Ｖ_DDが、装置の回路を動作させるのに十分なレベルであることを保証する。典型的には、このＰＯＲレベルは、概して、装置の回路が動作するために必要な絶対最小値よりも上に設定される。本発明の別の実施形態では、ＰＵＤＣ５６のＰＯＲ出力は、ＳＭＥ検出信号が使用されるＳＭＣＬ２０における、インバータ６０の下流のポイントに直接供給され得る。この場合、ＮＡＮＤゲート５８は取り除かれ、奇数個のインバータ５０、５２および６０が、図３で使用される極性で使用される。しかし、異なる極性では、偶数個のインバータが使用され得る。再び図１を参照して、入力論理ブロック１４は、当業者に周知であるため、構成要素レベルまでは図示または説明されない。各入力論理ブロック１４は、単に、当業者に周知である多数の入力バッファのうちのいずれか１つを示すために使用される。同様に、出力論理ブロック１６は、当業者に周知であるため、これもまた、構成要素レベルまでは図示または説明されない。しかし、出力論理ブロック１６の各々は、ハイレベルおよび／またはローレベルをそれぞれのＩ／Ｏピン１２上に駆動し得る、当業者に周知の多数の出力バッファのうちのいずれか１つを構成する。ＳＭＣＬ２０は、ＳＭＥ検出信号を受け取り、装置１０がテストモードに入れられることを示し、そしておそらく、Ｉ／Ｏピン１２からの他の入力を受け取り（必要であれば）、幾つかの可能なテストモードのうちのどれに入るかを示す。ＳＭＣＬ２０は、ＳＭＥ検出信号により活性化されると、ラインまたはバス２６を介してＮＭＣＬ２４に信号を送り、テストモードの間、通常の装置動作を抑制する。ＳＭＣＬ２０を実現するために必要な論理は、当業者に周知の多数の態様のうちのいずれか１つであり得る。同様に、ＮＭＣＬ２４は、当業者に周知の多数の異なる態様のうちのいずれか１つを用いて実現され得、ＮＭＣＬ２４は、装置１０の通常（非テストモード）動作のために必要な論理を構成する。しばしば（特に、装置１０のテスト中）、ＮＭＣＬの回路の多くが、テストモード動作においてＳＭＣＬ２０により使用される。従って、ＳＭＣＬ２０は、当業者に周知の多数の方法のうちのいずれかの方法で、テストモード動作により必要とされないＮＭＣＬ２４のある特定の部分の通常の実行を禁止し得る。装置１０に関して、ＮＭＣＬ２４は、当業者に周知の、装置のコアおよび周辺回路を表す。最後に、シリコン基板上への装置１０の実現を成功させるためには、テストモードをイネーブルする電圧の印加が、Ｖ_DDへの接続を作り出すいかなる寄生構成要素をもオンにしないことを確実にすることが必要である。これは、ＳＭＥＤＬ１８内の絶縁されたウェル装置（ｎウェルプロセスのための、標準タイプのＶ_DD に結合されたウェル接続とは異なる）と、ハイ電圧テストモードイネーブル信号を用いる任意の他の回路とだけを使用することにより達成された。上記ウェル装置などの絶縁されたウェル装置の使用は、当業者に周知であるため、これ以上詳細には説明しない。以上、本発明を、その好適な実施形態を参照して具体的に示し且つ説明したが、本発明の精神および範囲から逸脱することなく、本発明に形態および詳細の変更がなされ得ることが、当業者により理解される。例えば、本発明は、（図には明確には示されていないが）ユーザが操作するとリセットピンとして構成され得るＩ／Ｏピン１２を含む。本発明の好適な実施形態では、装置１０およびその動作方法は、主としてフリーランニングマイクロコントローラに関する。しかし、上記のこの共有ピンが、ユーザにより、リセットピンとして機能するように構成されると、そのように構成された装置は、フリーランニングではなく、通常動作は、テストモードにより割り込まれる。この場合でも、装置１０は、上記のように動作するＳＭＥＤＬ１８を含み、そして、最初にテスト電圧を印加し、次いでＶ_DDを印加する請求された方法論は、フリーランニングマイクロコントローラ装置の場合であっても、非フリーランニングマイクロコントローラ装置の場合であっても当てはまり得る。さらに、図１は、各ピン１２をＩ／Ｏピンとして示しているが、当業者は、本明細書において開示された本発明の構造および方法論が、望まれる場合には、ピン１２のうちのいずれか１つまたはそれ以上を、入力のみ、出力のみ、入出力（ここで示されたもの）、または、当業者に周知のピン論理の他の何らかの組み合わせとして実現され得ることを理解する。さらに、当業者に周知の別のタイプのピンが、図１の装置１０に実現され得る。その場合、当業者は、そのようなわずかな変更が、本明細書に開示された本発明の構造および対応する方法論から有意には逸脱しないことを認識する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者エリソン，スコットアメリカ合衆国アリゾナ 85225，チャンドラー，サウスエリザベスウェイナンバー2121 250 (72)発明者ホフヒン，ポールアメリカ合衆国アリゾナ 85213，メサ, イーストドウニングサークル 2245

Claims

【特許請求の範囲】１．フリーランニングマイクロコントローラと、該フリーランニングマイクロコントローラのための複数の入出力（Ｉ／Ｏ）ピンと、を組み合わせで含み、該複数のＩ／Ｏピンのうちの共有ピンが、特殊モードイネーブル検出論理を備える、装置。２．前記複数のＩ／Ｏピンの各々のＩ／Ｏピンが、入力論理および出力論理を備える、請求項１に記載の装置。３．前記特殊モードイネーブル検出論理が、前記共有ピンからの第１の入力を有するＮＡＮＤゲートと、該ＮＡＮＤゲートの第２の入力に結合される出力を有するパワーアップ検出回路と、を含む、請求項１に記載の装置。４．前記特殊モードイネーブル検出論理が、前記共有ピンに接続される入力を有するトランジスタと、該トランジスタの出力に接続される第１のインバータと、該第１のインバータに接続され、前記ＮＡＮＤゲートの前記第１の入力に接続される出力を有する第２のインバータと、をさらに含む、請求項３に記載の装置。５．前記特殊モードイネーブル検出論理が、前記ＮＡＮＤゲートの出力に接続されるインバータをさらに含む、請求項３に記載の装置。６．前記特殊モードイネーブル検出論理の出力に接続され、制御論理の第２の部分への出力を有する、制御論理の第１の部分をさらに含む、請求項１に記載の装置。７．前記制御論理の第２の部分が、前記複数のＩ／Ｏピンの各Ｉ／Ｏピンの部分に結合される出力イネーブルラインを有する、請求項６に記載の装置。８．前記制御論理の第１の部分が、前記複数のＩ／Ｏピンの各Ｉ／Ｏピンの部分に結合される、請求項６に記載の装置。９．フリーランニングマイクロコントローラと、該フリーランニングマイクロコントローラのための複数の入出力（Ｉ／Ｏ）ピンと、を組み合わせで含み、該複数のＩ／Ｏピンうちの共有ピンが、特殊モードイネーブル検出論理を備え、該複数のＩ／Ｏピンの各Ｉ／Ｏピンが、入力論理および出力論理を備え、該特殊モードイネーブル検出論理が、該共有ピンからの第１の入力を有するＮＡＮＤゲートと、該ＮＡＮＤゲートの第２の入力に結合される出力を有するパワーアップ検出回路と、該共有ピンに接続される入力を有するトランジスタと、該トランジスタの出力に接続される第１のインバータと、該第１のインバータに接続され、該ＮＡＮＤゲートの該第１の入力に接続される出力を有する第２のインバータと、該ＮＡＮＤゲートの出力に接続されるインバータと、を含み、該特殊モードイネーブル検出論理の出力に接続され、制御論理の第２の部分への出力を有する制御論理の第１の部分をさらに含み、該制御論理の第２の部分が、該複数のＩ／Ｏピンの各Ｉ／Ｏピンの部分に結合される出力イネーブルラインを有し、該制御論理の第１の部分が、該複数のＩ／Ｏピンの各Ｉ／Ｏピンの部分に結合される、装置。１０．マイクロコントローラ装置を特殊動作モードにする方法であって、マイクロコントローラを提供するステップと、該マイクロコントローラにテスト電圧を印加するステップと、該テスト電圧を印加する該ステップの後に、該マイクロコントローラに電源電圧（Ｖ_DD）を印加するステップと、を包含する、方法。１１．Ｖ_DDが前記マイクロコントローラを動作させるのに十分なレベルであるとき、パワーオンリセット（ＰＯＲ）信号を提供するステップと、該ＰＯＲ信号と、前記テスト電圧を改変したものとがともにハイ論理レベルであるときを検出するステップと、該ＰＯＲ信号と、該テスト電圧を該改変したものとが該ハイ論理レベルであることの検出に応答して、特殊モードイネーブル（ＳＭＥ）検出信号を提供するステップと、をさらに包含する、請求項１０に記載の方法。１２．前記ＳＭＥ検出信号の活性化によりイネーブルされる特殊モード制御論理を提供するステップと、通常モード制御論理を提供するステップと、をさらに包含する、請求項１１に記載の方法。１３．前記特殊モード制御論理が、前記通常モード制御論理に結合され、該通常モード制御論理が、前記マイクロコントローラの各入出力（Ｉ／Ｏ）ピンに結合される、請求項１２に記載の方法。１４．前記ＳＭＥ検出信号の検出に応答して、前記特殊モード制御論理を実行するステップをさらに包含する、請求項１２に記載の方法。１５．前記特殊モード制御論理を実行している間、前記通常モード制御論理の実行を防ぐステップをさらに包含する、請求項１４に記載の方法。１６．データの異なる組み合わせを多重化して、前記特殊モード制御論理に送るステップをさらに包含し、前記ＳＭＥ検出信号の活性化によりイネーブルされると、該特殊モード制御論理により果たされる異なる機能に対応する、請求項１２に記載の方法。１７．前記マイクロコントローラが、フリーランニングマイクロコントローラである、請求項１０に記載の方法。１８．前記テスト電圧がＶ_DDよりも大きい、請求項１０に記載の方法。１９．前記共有ピンが、前記特殊モードイネーブル検出論理と、入力論理のみとを備える、請求項１に記載の装置。２０．前記共有ピンが、前記特殊モードイネーブル検出論理と、出力論理のみとを備える、請求項１に記載の装置。