TWI751114B - 用以保護免於軟性錯誤的具有冗餘及電路的鎖存 - Google Patents

Abstract

說明具有鎖存電路之設備。鎖存電路包括冗餘資料輸入、冗餘資料輸出、冗餘時脈輸入及自校正軟性錯誤之電路。

Description

用以保護免於軟性錯誤的具有冗餘及電路的鎖存

本發明的領域係相關於電子電路，尤其是相關於用以保護免於軟性錯誤的具有冗餘及電路的鎖存。

在電子電路的領域中，軟性錯誤變成是一越來越嚴重的問題。此處，隨著裝置尺寸縮小及隨著供應電壓及/或邏輯電壓極限的相對降低，出現軟性錯誤的機率也不斷增加。增加的軟性錯誤威脅到電路實施的可行性，因為以電路進行重要資料計算，因此電路最後資料值中的任何錯誤最後都無法被接受。

Q1‧‧‧P通道金屬氧化物半導體電晶體

Q2‧‧‧N通道金屬氧化物半導體電晶體

Q3‧‧‧P通道金屬氧化物半導體電晶體

Q4‧‧‧N通道金屬氧化物半導體電晶體

Q5‧‧‧電晶體

Q6‧‧‧電晶體

Q7‧‧‧電晶體

Q8‧‧‧電晶體

Q9‧‧‧電晶體

Q10‧‧‧電晶體

Q11‧‧‧電晶體

Q12‧‧‧電晶體

Q13‧‧‧電晶體

Q14‧‧‧電晶體

Q15‧‧‧電晶體

Q16‧‧‧電晶體

O1‧‧‧輸出

O2‧‧‧輸出

d1‧‧‧資料線

d2‧‧‧資料線

clk1‧‧‧冗餘時脈輸入

clk2‧‧‧冗餘時脈輸入

In_1‧‧‧輸入

In_2‧‧‧輸入

100‧‧‧鎖存電路

101‧‧‧反相器

102‧‧‧反相器

103‧‧‧開關

104‧‧‧開關

105‧‧‧內部節點

106‧‧‧內部節點

107‧‧‧內部節點

108‧‧‧內部節點

120‧‧‧電路

130‧‧‧插圖

131‧‧‧時間

132‧‧‧時間

200‧‧‧鎖存電路

200_1‧‧‧第一鎖存電路

200_2‧‧‧第二鎖存電路

210‧‧‧主從正反器

211‧‧‧從屬輸出

212‧‧‧從屬輸出

213‧‧‧前端反相器

214‧‧‧前端反相器

220‧‧‧狀態持留元件

221‧‧‧組合邏輯

230‧‧‧有限狀態機

300‧‧‧三位元計數器電路

301‧‧‧反或閘

302‧‧‧反或閘

303‧‧‧重設輸入

320_1‧‧‧正反器電路

320_3‧‧‧正反器電路

320_3‧‧‧正反器電路

400‧‧‧計算系統

401‧‧‧中央處理單元

402‧‧‧系統記憶體

403‧‧‧顯示器

404‧‧‧區域有線點對點鏈結界面

405‧‧‧網路I/O功能

406‧‧‧無線區域網路界面

407‧‧‧無線點對點鏈結界面

408‧‧‧全球定位系統界面

409_1‧‧‧感測器

409_N‧‧‧感測器

410‧‧‧相機

411‧‧‧電池

412‧‧‧電力管理控制單元

413‧‧‧揚聲器及麥克風

414‧‧‧聲頻編碼器/解碼器

415‧‧‧萬用型處理核心

416‧‧‧圖形處理單元

417‧‧‧記憶體管理功能

418‧‧‧輸入/輸出控制功能

450‧‧‧多核心處理器

從連同下面圖式之下面詳細說明最能夠瞭解本發明，其中：圖1為具有已改良的軟性錯誤抑制之鎖存電路圖；圖2a為圖1之鎖存電路的高階描繪圖；圖2b為從圖2a之鎖存電路所構成的正反器圖； 圖2c為從圖2b之正反器電路所構成的有限狀態機圖；圖3為從諸如圖2c之狀態機所構成的計數器電路之實施例圖；圖4為計算系統圖。

【發明內容及實施方式】

圖1為利用沿著資料路徑的冗餘以便提供內建保護免於諸如粒子碰撞或其他錯誤事件(如“錯誤信號”)等萬一沿著資料路徑的任一個路徑發生之軟性錯誤的鎖存電路100圖。如圖1所示，電路包括一對資料線d1及d2，在圖1的特定實施例中，這對資料線並非彼此的邏輯配對物(它們攜帶相同邏輯信號)。冗餘時脈信號CLK1及CLK2也被提供到鎖存電路。在實施例中，兩時脈線攜帶相同時脈信號。確切而言，鎖存電路也受保護免於任一時脈線上的軟性錯誤。也就是說，萬一軟性錯誤“錯誤信號”發生在資料線的其中一線上或者時脈線的其中一線上，則另一冗餘資料線或時脈線足夠用以鎖存來持留正確資料。

圖1的插圖130圖示當邏輯“0”將被鎖存到電路內時之發信的實施例。根據標稱操作，當兩時脈信號CLK1、CLK2都為邏輯高位時，新資料最初被輸入到鎖存電路內。此處，在時間131時，兩時脈信號CLK1、CLK2都為邏輯高位及兩資料輸入d1、d2都為邏輯低位。反相器101、102將接收到的低d1、d2輸入信號反相及呈現邏輯 高信號給開關103、104。因為兩時脈信號CLK1、CLK2在時間131時都是邏輯高位，所以開關103、104二者都在傳遞模式中，及一對邏輯高信號分別被傳遞到內部節點105、106。

由於內部節點105、106二者都在邏輯高位準上，所以PMOS(P通道金屬氧化物半導體)電晶體Q1將是“off”(關閉)及NMOS(N通道金屬氧化物半導體)電晶體Q2將是“on”(開通)，其將輸出O1設定成邏輯低位(Q2將O1拉成接地)。同樣地，PMOS電晶體Q3將是“off”(關閉)及NMOS電晶體Q4將是“on”(開通)，將輸出O2設定成邏輯高位。如此，在時間131期間之時脈CLK1、CLK2的最初邏輯高相位期間，新資料出現在電路輸出O1、O2上。

也需注意的是，圖1中駐在電晶體Q1至Q4“上方”之電路120為“off”，因為沒有電流流經此處所看到之四個電流路徑腳的任一個(第一電流腳流經電晶體Q14、Q5、Q6、Q15；第二電流腳流經電晶體Q11及Q10；第三電流腳流經電晶體Q13、Q7、Q8、Q16；第四電流腳流經電晶體Q12及Q9)。此處，由於clk1及clk2為高位(及/ckl1及/cklk2為低位)，所以電晶體Q5至Q8為“off”。此外，由於節點105及106為高位，所以電晶體Q11及Q12為“off”。如將在下面更加詳細討論一般，電晶體Q5至Q8及電晶體Q11至Q16形成到內部狀態節點105及106的冗餘反饋。

在時間132中，兩時脈CLK1、CLK2轉變到邏輯低位，其將開關103、104轉變成“off”但也將電晶體Q5至Q8轉變成“on”。內部節點105、106上的邏輯高位準將NMOS電晶體Q9及Q10轉變成“on”並且將PMOS電晶體Q11及Q12轉變成“off”。由於NMOS電晶體Q9及Q10為“on”，所以內部節點107、108被拉至邏輯低位，其將PMOS電晶體Q13及Q14安置在“on”狀態中並且將NMOS電晶體Q15及Q16置放在“off”狀態中。如此，實質上沒有電流流經四電流路徑腳的任何一個，因為每一腳中的至少一電晶體是在“off”狀態中。

從此電路狀態，若軟性錯誤將出現在內部節點105、106的其中之一上，則電路會運作起來以保護輸出O1及O2中原始正確的資料。例如，若無論從直接粒子碰撞或者經由使邏輯低位準能夠通過開關103之CLK1信號上的錯誤信號而導致內部節點106將轉變成到邏輯低位準，則電晶體Q1將轉變成“on”狀態及電晶體Q4將轉變成“off”狀態。

確切而言，電晶體Q1及Q2將是“on”及電晶體Q3及Q4將是“off”。就電晶體Q1的開通而言，輸出節點O1將不會即刻從邏輯低位上升到邏輯高位。此處，因為內部節點105未遭遇軟性錯誤及維持在邏輯高位準，所以電晶體Q2維持“on”，將輸出O1(至少最初)保持成邏輯低位。然而，若沒有校正，則隨著時間過去，電晶體Q1的開通容易將輸出O1上拉到較高的電壓位準(暫時短路電流亦 產生在電晶體Q1及Q2之間)。鎖存電路的校正動作(如下面將更詳細說明一般)實質上排除輸出O1上的電壓位準上升出現。

同樣地，NMOS電晶體Q4的關閉使輸出節點O2能夠隨著兩電晶體Q3及Q4是“off”時技術性地“浮動”。然而，輸出節點O2缺乏任何直接的電流路徑使輸出節點O2實質上持留其邏輯低電壓位準，直到鎖存電路的校正動作使輸出O2能夠更明確地持留其邏輯低狀態為止。

隨著內部節點106由於軟性錯誤而設定為低位，NMOS電晶體Q9將轉變成“off”及PMOS電晶體Q11將轉變成“on”。PMOS電晶體Q11的開通將使大量電流能夠流經其電流腳。對應的電流推進經過電晶體Q10保持節點107在低位。

此外，由於電晶體Q9現在“off”及電晶體Q12及Q16最初是關閉的，內部節點108未具有主動電流路徑及持留其原有低電壓。確切而言，PMOS電晶體Q14維持“on”。由於CLK1是低位，電晶體Q5及Q6亦為“on”。隨著電晶體Q15為“off”及電晶體Q14及Q5為“on”，主動模式Q14及Q5電晶體(其形成連結到供應電壓的腳)將具有將內部節點106上拉到邏輯高位電壓位準的效果，藉以對抗軟性錯誤。

此處，就某種程度而言，軟性錯誤可能暫時將電晶體Q1轉變成“on”，臨時軟性錯誤的成因必須“對抗”“on”電晶體Q14及Q5的上拉動作。由於電晶體Q14及Q5固定在 “on”狀態，所以暫時的軟性錯誤本來就無法永久將節點106設定成電壓低位。內部節點106上之電壓的反應性上升將電晶體Q1保持“off”及將電晶體Q4保持“on”，如此使輸出O1及O2能夠保持它們原有的邏輯低狀態。

針對節點105遭遇軟性錯誤之事例的類比操作使節點105上的電壓會下降到邏輯低位。此處，電晶體Q7、Q8、及Q13將是“on”及電晶體Q16將是“off”，如此使節點105能夠向上拉回到邏輯高位以對抗軟性錯誤。

在事例中，邏輯“1”被鎖存到電路內及軟性錯誤使內部節點105、106的任一個會從它們適當的邏輯低位上升到高位準電壓。在此事例中，電路將對抗軟性錯誤，以將遭遇軟性錯誤的節點拉回到低位準，藉以在輸出O1及O2上保持邏輯高位。例如，若節點106遭遇將其電壓位準上升到邏輯高位之軟性錯誤，則電晶體Q6及Q15將是“on”及Q14將是“off”，如此將具有將節點106拉回到接地的作用。

此外，電路將自動平衡對節點107及108任一個的直接內部撞擊。例如，設想節點107及108為低位及節點108接收使節點108變高之撞擊的穩態。在節點108為低位之穩態中，電晶體Q12是關閉的及電晶體Q9是開通的。因為這兩電晶體的狀態並未受到撞擊的衝擊，所以節點108將再次立即拉低。

如上述，電路本身自然平衡，以將節點105、106保持同值及將節點107、108保持同值。此相同特性也保護 電路免於外來錯誤到時脈線的其中之一。例如，若在時間131及132之間的過渡期之前，時間週期131內錯誤信號徹底出現在時脈線的其中之一上，則正確資料最後將鎖存在電路本身內，及電路本身將自然驅使自己持留正確資料。反之，若時脈錯誤信號約出現在時間131及132之間的過渡期上，則在錯誤信號的時候正確資料將已經鎖存到電路內，及電路將自然持留到正確資料上。最後，若在時間132出現時脈錯誤信號及新資料值不慎地通過開關103/104的其中之一，則電路將自然抑制錯誤，及驅使自己到在信號錯誤之前就存在的正確內部狀態。

亦需注意的是，電路保持正確資料的能力被冗餘時脈線的存在來增強。例如，若在時間131期間錯誤信號出現到clk1信號，則電晶體Q5及Q6將被不慎地關閉。然而，節點105至108將藉由電晶體Q7及Q8的幫助將它們的狀態保持在開通並且彼此驅使著，並非由錯誤的時脈clk2驅使。

圖2a圖示圖1的鎖存電路之較高位準描繪200。如同圖1的鎖存電路100，圖2a的鎖存電路200具有冗餘資料輸入d1、d2、冗餘時脈輸入clk1、ckl2、及冗餘資料輸出O1、O2。也如同上面有關圖1所討論一般，根據時脈輸入clk1、clk2二者上的特定邏輯位準，圖2a的鎖存電路200理想上鎖存存在於d1及d2資料輸入二者上的相同資料。若鎖存電路在內部遭遇軟性錯誤，或者若因為時脈輸入的其中之一或者資料輸入的其中之一上的錯誤信號 而有“壞資料”不慎鎖存到電路內，則鎖存電路200自動對抗錯誤並且將正確資料保持在輸出O1及O2上。

圖2b為從圖2a之一對鎖存電路200_1、200_2所構成的主從正反器210圖。第一鎖存200_1可被視作主要鎖存及第二鎖存200_2可被視作從屬鎖存。與主從正反器的習知操作一致，依據時脈頁而非時脈邏輯低位或邏輯高位，可使資料出現在從屬輸出211、212上。然而，不像習知主從正反器一般，圖2b的主從正反器210使用冗餘資料路徑及冗餘時脈信號從內部抵制軟性錯誤。

在利用圖1的設計100實施兩鎖存電路200_1、200_2之實施例中，當主要時脈信號(cklm1、cklm2)為邏輯低位時，前端反相器213、214將時脈信號反相，以在鎖存200_1的clk1、clk2輸入兩者上呈現邏輯高位，藉以將資料輸入d1、d2上的資料鎖存到主要鎖存電路200_1內。在經由第一鎖存200_1的傳播延遲之後，d1、d2的值應立即出現在第一鎖存電路200_1的O1、O2輸出上。

當從屬時脈(clks1、clks2)的邏輯位準上升到邏輯高位時，呈現在第一鎖存200_1的O1、O2輸出上之資料值將被鎖存到第二鎖存200_2內，及在經由第二鎖存200_2的傳播延遲之後將出現在正反器輸出211、212上。若主及從時脈被連結在一起以形成冗餘相同時脈信號(例如clkm1被連結到clks1而clkm2被連結到clks2)，當時脈從低轉變到高時主要鎖存電路中的資料被鎖存，及 從屬鎖存電路202_2變成透明的(主要鎖存電路200_1的O1及O2流經到輸出211及212)。

圖2c為組構在有限狀態機配置230中之圖2b的主從正反器之較高位準描繪220圖。有限狀態機包括狀態持留元件220，其具有經過狀態持留元件的輸出及其輸入之間的組合邏輯221之反饋路徑。到有限狀態機的通用輸入(例如In_1、In_2)也同樣可直接設置到組合邏輯221。此處，圖2b的主從正反器對應於狀態機230的狀態持留元件220及組合邏輯221。

到狀態持留元件220的下一輸入為智慧型輸入In_1、In_2及/或呈遞到組合邏輯221之狀態持留元件220的目前狀態的功能。此處，例如，若主及從時脈被連結在一起，則在正反器220的d1、d2輸入上從組合邏輯221所接收的輸入值可被輸入到裝置內，例如當時脈信號為低的及將出現在正反器的輸出O1、O2上以回應上升到邏輯高位的時脈。因為圖2c的狀態機之冗餘時脈、內部資料及輸出值以及其對軟性錯誤免疫，使得圖2c的狀態機被認為是獨特的。

如技藝中所知一般，狀態機被用於實施各種不同種類的電路，諸如計數器、加法器、乘法器、客製化功能等等。圖3圖示由各個符合圖2c的通用狀態機描繪之三個有限狀態機電路所構成之三位元計數器電路300。

此處，圖3之正反器電路320_1、320_2、320_3的每一個被觀察到具有源自於從其輸出經由組合邏輯到其輸入 之反饋路徑，因此符合圖2c的狀態機模型。例如，正反器320_1的O1輸出係經由NOR閘(反或閘)301耦合至正反器320_1的d1輸入，而正反器320_1的O2輸出係經由NOR閘302耦合至正反器320_1的d2輸入。以同樣方式組構其他正反器320_2、320_3。確切而言，圖3的三位元計數器係以三個分開的狀態機電路予以實施，其中，各個狀態機電路包括正反器的其中之一作為其狀態持留元件，及在其O1、O2輸出之間的NOR閘、及其d1、d2輸入對應於其組合邏輯。

計數器電路呈現遍及其狀態持留元件各處的計數值。確切而言，由於圖3的三個正反器320_1、320_2、320_3對應於計數器的狀態持留元件，計數器的計數值被視作(c,b,a)，其中，“c”為從正反器320_3所提供之最高有效位元，及“a”為從正反器320_1所提供之最低有效位元。理想上，計數器隨著每一次下一時脈週期而遞增。

在邏輯高重設信號施加到作為重設輸入303的電路之後，將在所有三個正反器的d1及d2輸入上呈現0的值，在所有三個正反器的clkm1及clkm2輸入上呈現0的值，及在所有三個正反器的clks1及clks2輸入上呈現1的值。確切而言，000的(c,b,a)值將被鎖存到計數器300內。在重設值下降至邏輯低位之後，計數器將開始計數下一時脈週期。

此處，由於000的最初(c,b,a)值，1的值將呈現在所有三個第一正反器的兩d1及d2輸入上。如將在緊接於 後的討論中更加明白一般，每次正反器轉變到0的輸出值時，其緊接的下游正反器將轉變到1的輸出值(正反器320_2在正反器320_1的下游，而正反器320_3在正反器320_2的下游)。

在重設的釋放之後的第一時脈週期時，當輸入時脈信號clk為低時，在第一正反器320_1的clkm1及clkm2上將呈現值0，及在第一正反器320_1的clks1及clks2輸入上將呈現1的值。確切而言，第一正反器320_1在其O1及O2輸出二者上將從0的輸出值轉變到1的輸出值，及計數器的(c,b,a)輸出值將從000的輸出轉變到001的輸出。再者，由於在其O1及O2輸出上第一正反器320_1的輸出值轉變到1的值，所以到第二正反器320_2的clkm1及clkm2輸入將下降至邏輯低位，如此將1的值鎖存到第二正反器320_2內。然而，第二正反器320_1的輸出值將不轉變，因為其clks1及clks2輸入被設定成0的值，並且第一正反器的O1、O2輸出值被設定成1。

在第二時脈週期時，當輸入時脈信號clk為低時，在第一正反器320_1的clkm1及clkm2輸入上將呈現值0，及在第一正反器320_1的clks1及clks2輸入上將呈現1的值。因為第一正反器320_1的O1、O2輸出上之1的輸出值，所以第一正反器320_1的d1及d2輸入之值係在0。確切而言，第一正反器320_1在其O1及O2輸出二者上將從1的輸出值轉變到0的輸出值。此轉變亦使第二正反器320_2的clks1及clks2時脈輸入能夠上升到邏輯高 位，如此將使第二正反器320_2內之1的先前內部鎖存值能夠呈現在第二正反器320_2的O1及O2輸出上。確切而言，計數器的(c,b,a)輸出值將已轉變到010的輸出值。

在第三時脈週期時，當電路第一次沒重設時，第一正反器320_1的O1及O2輸出值將由於上述相同處理而轉變到1的值。0的值將在內部被鎖存在第二正反器320_2的d1及d2輸入兩者上，但是此值將不被呈現在第二正反器320_2輸出上，因為第二正反器320_2的clks1及clks2輸入將被設定在0的值。確切而言，計數器的(c,b,a)輸出值將對應於011的計數值。

在第四時脈週期時，第一正反器320_1的O1及O2輸出值將由於上述有關第二時脈週期之處理而轉變到0的值。回應於轉變，第二正反器320_2的O1及O2輸出值將也轉變到0的值。此外，第三正反器320_3電路的O1及O2輸出值將轉變成1的值。確切而言，計數器的(c,b,a)輸出值將對應於100的值。第三正反器320_3的O1及O2輸出值將不轉變回到0，直到第一及第二正反器320_1、320_2兩者的O1及O2輸出值被設定成1的值之下一序列為止。

由於正反器被設計成在內部抑制軟性錯誤，若軟性錯誤出現在正反器的任一個內，則錯誤本身將不呈現在計數器的(c,b,a)輸出上，藉以防止計數值的訛誤。再者，由於正反器內的鎖存電路之軟性錯誤抑制能力，應明白若軟 性錯誤出現在饋送正反器之資料線的任一個上，則若一資料輸入(例如d1)為第一邏輯值(例如0)而另一資料輸入(例如d2)為第二邏輯值(例如a1)，則正反器將不回應。此處，分析將類似於圖1的討論，其中，已知若節點105或106的其中之一翻轉，則電路將回到其節點105及106二者皆平等之原有狀態。

圖4為諸如個人計算系統(例如桌上型或膝上型)等例示計算系統400或者諸如數位板裝置或智慧型電話等手持計算系統之描繪圖。

如圖4所見一般，基本計算系統可包括中央處理單元401(其可包括如複數個萬用型處理核心及配置在應用程式處理器或多核心處理器上之主記憶體控制器)、系統記憶體402、顯示器403(例如觸碰式螢幕、平板)、區域有線點對點鏈結(例如USB)界面404、各種網路I/O功能405(諸如乙太界面及/或蜂巢式數據機子系統等)、無線區域網路(例如WiFi)界面406、無線點對點鏈結(例如藍芽)界面407、及全球定位系統界面408、各種感測器409_1至409_N(例如迴轉儀、加速儀、磁力計、溫度感測器、壓力感測器、濕度感測器等的一或更多個)、相機410、電池411、電力管理控制單元412、揚聲器及麥克風413、以及聲頻編碼器/解碼器414。

應用程式處理器或多核心處理器450可包括一或更多個萬用型處理核心415在其CPU 401內、一或更多個圖形處理單元416、記憶體管理功能417(例如記憶體控制 器)、及I/O控制功能418。萬用型處理核心415典型上執行計算系統的作業系統及應用程式軟體。圖形處理單元416典型上執行圖形加強功能以例如產生呈現在顯示器403上之圖形資訊。記憶體控制功能417與系統記憶體402接合。電力管理控制單元412通常控制系統400的電力消耗。系統記憶體402可以是具有例如更快更高位準及更慢更低位準之多位準系統記憶體。

觸碰式顯示器403、通訊界面404-407、GPS界面408、感測器409、相機410、及揚聲器/麥克風編碼解碼器413、414的每一個全都可被視作有關整個計算系統之I/O(輸入及/或輸出)的各種形式，也包括(若適當的話)積體周邊裝置(例如相機410)。依據實施，這些I/O組件的各種I/O可被整合在應用程式處理器/多核心處理器450上，或者可被定位在晶粒外或者應用程式處理器/多核心處理器450的封裝外。

計算系統之電路的任一個可使用鎖存電路與使用具有軟性錯誤的內部抑制之鎖存結構的任何相關狀態機電路。

本發明的實施可包括如上所述之各種處理。處理可以機器可執行指令來體現。此指令可被用於使萬用型或者特殊用途處理器能夠執行某些處理。另一選擇是，可藉由包含用以執行處理的固線邏輯之特定硬體組件或者藉由已程式化電腦組件及客製化硬體組件的任何組合來執行這些處理。

本發明的元件亦可被設置作為機器可讀取媒體，用以 儲存機器可執行指令。機器可讀取媒體可包括但並不侷限於：軟式磁碟片、光碟、CD-ROM(唯讀光碟)、及磁光碟、FLASH(快閃)記憶體、ROM(唯讀記憶體)、RAM(隨機存取記憶體)、EPROM(可拭除可程式化唯讀記憶體)、EEPROM(電子式可拭除可程式化唯讀記憶體)、磁性或光學卡、適合儲存電子指令之傳播媒體或其他類型的媒體/機器可讀取媒體。例如，本發明可被下載作為電腦程式，透過通訊鏈結(例如數據機或網路連接)，經由以載波或者其他傳播媒體來體現之資料信號，可將此電腦程式從遠端電腦(例如伺服器)轉送到請求電腦(例如用戶)。

在上面說明書中，已參考其特定例示實施例來說明本發明。然而，應明白，在不違背附錄的申請專利範圍中所陳述之本發明的更廣義精神及範疇之下，可進行各種修改及變化。因此，可以例證性而非限制性的意義來看待說明書及圖式。

Q1‧‧‧p通道金屬氧化物半導體電晶體

Q2‧‧‧N通道金屬氧化物半導體電晶體

Q3‧‧‧p通道金屬氧化物半導體電晶體

Q4‧‧‧N通道金屬氧化物半導體電晶體

Q5‧‧‧電晶體

Q6‧‧‧電晶體

Q7‧‧‧電晶體

Q8‧‧‧電晶體

Q9‧‧‧電晶體

Q10‧‧‧電晶體

Q11‧‧‧電晶體

Q12‧‧‧電晶體

Q13‧‧‧電晶體

Q14‧‧‧電晶體

Q15‧‧‧電晶體

Q16‧‧‧電晶體

O1‧‧‧輸出

O2‧‧‧輸出

d1‧‧‧資料線

d2‧‧‧資料線

clk1‧‧‧冗餘時脈輸入

clk2‧‧‧冗餘時脈輸入

100‧‧‧鎖存電路

101‧‧‧反相器

102‧‧‧反相器

103‧‧‧開關

104‧‧‧開關

105‧‧‧內部節點

106‧‧‧內部節點

107‧‧‧內部節點

108‧‧‧內部節點

120‧‧‧電路

130‧‧‧插圖

131‧‧‧時間

132‧‧‧時間

Claims (8)

1. 一種用以保護免於軟性錯誤的設備，包含：鎖存電路，包含如下a)、b)、c)及d)：a)冗餘資料輸入；b)分別耦合至第一輸出驅動器及第二輸出驅動器的冗餘資料輸出；c)冗餘時脈輸入；d)自校正軟性錯誤之電路，其包含第一內部節點及第二內部節點，該第一內部節點耦合至該冗餘資料輸入中的一個輸入、該第一輸出驅動器及該第二輸出驅動器的第一反極性電晶體及第一電晶體的閘極節點，該第一電晶體與第二電晶體串聯耦合以形成介於電力及參考節點之間的第一電流腳，該第二內部節點耦合至該冗餘資料輸入中的另一個輸入，該第一輸出驅動器及該第二輸出驅動器的第二反極性電晶體係與該第一輸出驅動器及該第二輸出驅動器的該第一反極性電晶體不相同，以及第三電晶體的閘極節點，該第三電晶體與第四電晶體串聯耦合以形成介於該電力及該參考節點之間的第二電流腳。
2. 根據申請專利範圍第1項之設備，其中，自校正軟性錯誤之該電路另包含耦合至該第四電晶體的閘極節點的該第一內部節點、耦合至該第二電晶體的閘極節點的該第二內部節點。
3. 根據申請專利範圍第1項之設備，其中，自校正軟性錯誤的該電路另包含第三電流腳及耦合在該電力及該 參考節點之間的第四電流腳，該第一內部節點係耦合在該第三電流腳的反極性電晶體之間，該第二內部節點係耦合在該第四電流腳的反極性電晶體之間。
4. 根據申請專利範圍第1項之設備，其中，該鎖存電路包含：第一開關，起自該等冗餘時脈輸入的第一時脈輸入下游；第二開關，起自該等冗餘時脈輸入的第二時脈輸入下游。
5. 根據申請專利範圍第1項之設備，其中，自校正軟性錯誤的該電路另包含第一節點及第二節點，該第一節點係不同於該第一內部節點的一個節點，該第二節點係不同於該第二內部節點的一個節點，及自校正軟性錯誤之該電路係設計成將該第一節點及第二節點定置在同一邏輯位準上。
6. 根據申請專利範圍第1項之設備，其中，該鎖存電路係耦合至另一鎖存電路，該另一鎖存電路具有其自己各自的一組冗餘資料輸入、資料輸出及時脈輸入。
7. 根據申請專利範圍第6項之設備，其中，該鎖存電路及該另一鎖存電路形成正反器。
8. 根據申請專利範圍第1項之設備，其中，該鎖存電路係在電腦系統之中，該電腦系統包含網路介面。

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