CN107925401A - 具有冗余和用于防范软错误的电路系统的锁存器 - Google Patents

Abstract

描述了一种具有锁存电路的装置。所述锁存电路包括冗余数据输入端、冗余数据输出端、冗余时钟输入端以及用于对软错误进行自校正的电路系统。

Description

具有冗余和用于防范软错误的电路系统的锁存器

技术领域

本发明的领域总体上涉及电子电路系统，并且更具体地涉及具有冗余和用于防范软错误的电路系统的锁存器。

背景技术

在电子电路系统领域中，软错误正变成越来越难处理的问题。在此，随着设备尺寸缩小并且随着电源电压和/或逻辑电压裕度相应地降低，软错误将会出现的概率正稳步增大。因为可能利用电路来进行重要的数据计算，所以软错误的增加威胁了电路实施方式的可行性，并且电路的所产生数据值的任何错误最终都是不可接受的。

附图说明

可结合以下附图从以下详细描述中获得对本发明的更好的理解，在附图中：

图1示出了具有经改进的软错误抑制的锁存电路；

图2a示出了对图1的锁存电路的高级描绘；

图2b示出了由图2a的锁存电路构造的触发器；

图2c示出了由图2b的触发器电路构造的有限状态机；

图3示出了由早图2c的状态机之类的状态机构造的计数器电路的实施例；

图4示出了计算系统。

具体实施方式

图1示出了锁存电路100，所述锁存电路沿着数据通路采用冗余，以便提供对软错误(比如，粒子命中或其他破坏事件(例如，“无意故障(inadvertent glitch)”))的内置防护(如果沿着数据通路中的任一条发生一个软错误的话)。如图1中所观察到的，所述电路包括一对数据线d1和d2，在图1的具体实施例中，所述数据线并不是彼此的逻辑补码(所述数据线承载相同的逻辑信号)。还向锁存电路提供了冗余时钟信号CLK1和CLK2。在实施例中，两条时钟线承载相同的时钟信号。如此，也在任一时钟线上保护锁存电路免于软错误。也就是说，如果在数据线中的一条或时钟线中的一条上发生了软错误“故障”，则另一条冗余数据线或时钟线足以使锁存器保持正确数据。

图1的插图130示出了当逻辑“0”将被锁存到电路中时的信令的实施例。根据标称操作，当两个时钟信号CLK1、CLK2都为逻辑高时，新数据被初始地输入到锁存电路中。在此，在时间131处，两个时钟信号CLK1、CLK2都为逻辑高，并且两个数据输入端d1、d2都为逻辑低。反相器101、102将所接收到的低d1、d2输入信号以及现有逻辑高信号反转到开关103、104。因为在时间131内两个时钟信号CLK1、CLK2都为逻辑高，所以开关103、104两者都处于通过模式，并且一对逻辑高信号被分别传递至内部节点105、106。

在内部节点105、106两者都处于逻辑高电平的情况下，PMOS晶体管Q1将“断开”，并且NMOS晶体管Q2将“导通”，这将输出端O1设定为逻辑低(Q2将O1拉为地)。类似地，PMOS晶体管Q3将“断开”，并且NMOS晶体管Q4将“导通”，从而将输出端O2设定为逻辑低。因此，在时间131期间在时钟CLK1、CLK2的初始逻辑高相位期间，新数据出现在电路输出端O1、O2处。

还要注意的是，存在于图1中的晶体管Q1至Q4“上方”的电路系统120“断开”，因为没有电流流过在所述电路系统中所观察到的这四条电流通路支路中的任何支路(第一电流支路经过晶体管Q14、Q5、Q6、Q15；第二电流支路经过晶体管Q11和Q10；第三电流支路经过晶体管Q13、Q7、Q8、Q16；第四电流支路经过晶体管Q12和Q9)。在此，在clk1和clk2为高(并且/clk1和/clk2为低)的情况下，晶体管Q5至Q8“断开”。另外，在节点105和106为高的情况下，晶体管Q11和Q12“断开”。如在以下讨论中将更清楚说明的，晶体管Q5至Q8以及晶体管Q11至Q16形成了对内部状态节点105、106的冗余反馈。

在时间132处，两个时钟CLK1、CLK2都转变为逻辑低，这使开关103、104“断开”，而且使晶体管Q5至Q8“导通”。内部节点105、106上的逻辑高电平使NMOS晶体管Q9和Q10“导通”并且使PMOS晶体管Q11和Q12“断开”。在NMOS晶体管Q9和Q10“导通”的情况下，内部节点107、108被拉为逻辑低，这将PMOS晶体管Q13和Q14置于“导通”状态并且将NMOS晶体管Q15和Q16置于“断开”状态。因此，基本上没有电流流过这四条电流通路支路中的任何支路，因为每条支路中的至少一个晶体管处于“断开”状态。

根据这种电路状态，如果软错误将发生在内部节点105、106之一上，则所述电路进行动作以保护输出端O1和O2处的原始正确数据。例如，如果内部节点106将或者根据直接粒子命中或者通过CLK1信号的使逻辑低电平通过开关103的无意故障而转变为逻辑低电平，则晶体管Q1将转变为“导通”状态，并且晶体管Q4将转变为“断开”状态。

如此，晶体管Q1和Q2将“导通”，并且晶体管Q3和Q4将“断开”。关于晶体管Q1的导通，输出节点O1将不会立刻从逻辑低升高为逻辑高。在此，因为内部节点105不会遭受软错误并且保持处于逻辑高电平，所以晶体管Q2保持“导通”，从而使输出端O1至少初始地保持为逻辑低。然而，如果未以其他方式进行校正，则晶体管Q1的导通可能趋于随着时间的推移而将输出端O1上拉至更高的电压电平(还在晶体管Q1与Q2之间产生了暂时的短路电流)。如以下更加详细地描述的，对锁存电路的校正动作基本上消除了输出端O1处的电压电平升高的发生。

类似地，由于两个晶体管Q3和Q4都“断开”，所以NMOS晶体管Q4的断开使输出节点O2在技术上“浮置”。然而，输出节点O2处不存在任何中间电流通路使输出节点O2基本上保持其逻辑低电压电平，直到对锁存电路的校正动作使输出端O2更明确地保持其逻辑低状态。

在内部节点106由于软错误而被设定为低的情况下，NMOS晶体管Q9将“断开”，并且PMOS晶体管Q11将“导通”。PMOS晶体管Q11的“导通”将使大量电流流过其电流支路。驱动通过晶体管Q10的相应电流使节点107保持为低。

另外，在晶体管Q9现在“断开”并且晶体管Q12和Q16本来断开的情况下，内部节点108不具有活动电流通路并且保持其原始低电压。如此，PMOS晶体管Q14保持“导通”。在CLK1为低的情况下，晶体管Q5和Q6也“导通”。在晶体管Q15“断开”并且晶体管Q14和Q5“导通”的情况下，形成被连结到电源电压的支路的活动模式Q14和Q5晶体管将具有将内部节点106上拉至逻辑高电压电平由此抵消软错误的效应。

在此，在软错误可能暂时使晶体管Q1“导通”的程度上，暂态的软错误的原因必须“对抗”对“导通”晶体管Q14和Q5的上拉活动。在晶体管Q14和Q5被固定处于“导通”状态的情况下，暂时的软错误基本上无法将节点106永久地设定为电压低。内部节点106上的电压的反应性升高使晶体管Q1保持“断开”并且使晶体管Q4保持“导通”，这使输出端O1和O2保持其原始逻辑低状态。

用于节点105遭受使节点105上的电压下降为逻辑低的软错误的情况的类似操作。在此，晶体管Q7、Q8和Q13将“导通”并且晶体管Q16将“断开”，这将使节点105被上拉回到逻辑高以抵消软错误。

在逻辑“1”被锁存到电路中并且软错误使内部节点105、106中的任一个从其适当的逻辑低电平升高为高电平电压的情况下。在这种情况下，电路将抵消软错误以便将遭受错误的节点拉回至低电平，由此在输出端O1和O2处保持逻辑高。例如，如果节点106遭受使其电压电平升高为逻辑高的软错误，则晶体管Q6和Q15将“导通”并且Q14将“断开”，这将具有将节点106拉回至地的效应。

另外地，电路将自动抗衡对节点107和108中的任一个的直接内部撞击。例如，考虑节点107和108为低并且节点108接收到使节点108升高为高的撞击的稳定状态。在节点108为低的稳定状态下，晶体管Q12断开并且晶体管Q9导通。因为这两个晶体管的状态不受撞击的影响，所以节点108将立即被再次拉低。

如上所述，所述电路系统自然地平衡自身，以便将节点105、106保持为相同值并且将节点107、108保持为相同值。这种相同的性质还保护电路免于时钟线之一的外部错误。例如，如果在时间131和132之间的转变之前很久的时间段131内时钟线之一发生故障，则正确数据最终将被锁入并且电路自身将自然地驱动自身以保持正确数据。反之，如果大约在时间131与132之间的转变时发生时钟故障，则到故障发生时，正确数据将已经被锁存到电路中，并且电路将自然保持住正确数据。最终，如果在时间132内发生时钟故障并且新数据值被无意地传递通过开关103/104之一，则电路将自然地抑制错误并且驱动自身来校正在故障之前存在的内部状态。

还要注意的是，电路保持正确数据的能力通过冗余时钟线的存在而提高。例如，如果在时间131期间clk1信号发生故障，则晶体管Q5和Q6将被无意地断开。然而，节点105至108将借助于保持导通并且被另一个非故障时钟clk2驱动的晶体管Q7和Q8来保持其状态。

图2a示出了对图1的锁存电路的较高级描绘200。与图1的锁存电路100一样，图2a的锁存电路200具有冗余数据输入端d1、d2，冗余时钟输入端clk1、clk2以及冗余数据输出端O1、O2。同样如在上文关于图1所论述的，根据时钟输入端clk1、clk2两者上的特定逻辑电平，图2a的锁存电路200理想地锁存呈现在d1和d2数据输入端两者上的相同数据。如果锁存电路在内部遭受软错误，或者如果“不良数据”由于时钟输入端之一或数据输入端之一上的故障而被无意地锁存到电路中，则锁存电路200自动地抵消错误并且在输出端O1和O2处保持正确数据。

图2b示出了由一对图2a的锁存电路200_1、200_2构造的主从触发器210。第一锁存器200_1可以被称为主锁存器，并且第二锁存器200_2可以被称为从锁存器。与主从触发器的传统操作一致，可以在时钟边沿而不是时钟逻辑低或逻辑高电平时使数据出现在从输出端211、212处。然而，与传统的主从触发器不同，图2b的主从触发器210使用冗余数据通路和冗余时钟信号来在内部抑制错误。

在两个锁存电路200_1、200_2都利用图1的设计100来实现的实施例中，当主时钟信号(clkm1、clkm2)为逻辑低时，前端反相器213、214使时钟信号反转以便在锁存器200_1的clk1、clk2输入端两者处呈现逻辑高，由此将在数据输入端d1、d2上的数据锁存到主锁存电路200_1中。在通过第一锁存器200_1的传播延迟之后，d1、d2的值应该立即出现在第一锁存器200_1的O1、O2输出端处。

当从时钟(clks1、clks2)的逻辑电平升高为逻辑高时，呈现在第一锁存器200_1的O1、O2输出端处的数据值将被锁存到第二锁存器200_2中，并且将在通过第二锁存器200_2的传播延迟之后出现在触发器输出端211、212处。如果主时钟和从时钟被连结在一起以形成冗余的相同时钟信号(例如，clkm1被连结至clks1并且clkm2被连结至clks2)，则当时钟从低转变为高并且从202_2变得透明(主200_1的O1和O2流过到达输出端211和212)时，主中的数据被锁存。

图2c示出了对图2b的以有限状态机安排230配置的主从触发器的更高级描绘220。有限状态机包括状态保持元件220，所述状态保持元件具有通过状态保持元件的输出端与其输入端之间的组合逻辑221的反馈通路。有限状态机的通用输入(例如，In_1和In_2)也可以被直接提供至组合逻辑221。在此，图2b的主从触发器对应于状态机230的状态保持元件220和组合逻辑221。

状态保持元件220的下一个输入是通用输入In_1、In_2和/或状态保持元件220的如被提交至组合逻辑221的电流状态的函数。在此，例如，如果主时钟和从时钟被连结在一起，则在触发器220的d1、d2输入端处从组合逻辑221处接收到的输入值可以例如在时钟信号为低时输入到设备中并且将响应于时钟升高为逻辑高而出现在触发器的输出端O1、O2处。图2c的状态机由于其冗余时钟、内部数据和输出值及其对软错误的自然免疫而被认为是独特的。

如本领域中已知的，状态机用于实现各种不同种类的电路，比如，计数器、加法器、乘法器、自定义功能等。图3示出了由各自符合图2c的总体状态机描绘的三个有限状态机电路构造的三位计数器电路300。

在此，观察到图3的触发器电路320_1、320_2、320_3中的每一个都具有源于其输出端通过组合逻辑到达其输入端的反馈通路并且因此符合图2c的状态机模型。例如，触发器320_1的O1输出端通过NOR门301耦合至触发器320_1的d1输入端，并且触发器320_1的O2输出端通过NOR门302耦合至触发器320_1的d2输入端。其他触发器320_2、320_3以类似方式配置。如此，图3的三位计数器利用三个单独的状态机电路来实现，其中，每个状态机电路都包括触发器之一作为其状态保持元件，并且其O1、O2输出端与其d1、d2输入端之间的NOR门对应于其组合逻辑。

计数器电路跨其状态保持元件呈现计数值。如此，在图3的触发器320_1、320_2、320_3对应于计数器的状态保持元件的情况下，计数器的计数值被识别为(c，b，a)，其中，“c”是从触发器320_3提供的最高有效位，并且“a”是从触发器320_1提供的最低有效位。理想地，计数器随着每个下一个时钟周期而增大。

在逻辑高复位信号作为复位输入303被施加到电路上之后，值0将呈现在所有三个触发器的d1和d2输入端处，值0将呈现在所有三个触发器的clkm1和clkm2输入端处，并且值1将呈现在所有三个触发器的clks1和clks2输入端处。如此，(c，b，a)值000将被锁存到计数器300中。在复位值降低为逻辑低之后，计数器将在下一个时钟周期时开始计数。

在此，在初始(c，b，a)值000的情况下，值1将呈现在所有三个第一触发器的两个d1和d2输入端处。如将在紧接着之后的讨论中变得更加明显的，每次触发器转变为输出值0时，其紧接着下游的触发器将转变为输出值1(触发器320_2位于触发器320_1下游，并且触发器320_3位于触发器320_2下游)。

在对复位的释放之后的第一时钟周期时，当输入时钟信号clk为低时，值0将存在于第一触发器320_1的clkm1和clkm2输入端处，并且值1将存在于第一触发器320_1的clks1和clks2输入端处。如此，第一触发器320_1将在其O1和O2输出端两者处从输出值0转变为输出值1，并且计数器的(c，b，a)输出值将从输出000转变为输出001。而且，在第一触发器320_1的输出值在O1和O2输出端处转变为值1的情况下，第二触发器320_2的clkm1和clkm2输入端将降低为逻辑低，这将值1锁存到第二触发器320_2中。然而，第二触发器320_1的输出值将不会转变，因为第二触发器的clks1和clks2输入端在第一触发器的O1和O2输出值被设定为1的情况下被设定为值0。

在第二时钟周期时，当输入时钟信号clk为低时，值0将存在于第一触发器320_1的clkm1和clkm2输入端处，并且值1将存在于第一触发器320_1的clks1和clks2输入端处。第一触发器320_1的d1和d2输入端的值由于第一触发器320_1的O1、O2输出端的输出值1而处于0。如此，第一触发器320_1将在其O1和O2输出端处从输出值1转变为输出值0。这种转变还将使第二触发器320_2的clks1和clks2时钟输入端升高为逻辑高，这将使第二触发器320_2内的之前在内部锁存的值1呈现在第二触发器320_2的O1和O2输出端处。如此，计数器的(c，b，a)输出值将已经转变为输出值010。

在第三时钟周期时，当电路第一次结束复位时，第一触发器320_1的O1和O2输出值将由于上述相同过程而转变为值1。值0将被内部锁存在第二触发器320_2的d1和d2输入端两者处，但是所述值将不会呈现在第二触发器320_2的输出端处，因为第二触发器320_2的clks1和clks2输入端将被设定为值0。如此，计数器的(c，b，a)输出值将对应于计数值011。

在第四时钟周期时，第一触发器320_1的O1和O2输出值将根据以上针对第二时钟周期描述的过程而转变为值0。响应于所述转变，第二触发器320_2的O1和O2输出值也将转变为值0。另外，第三触发器320_3的O1和O2输出值将转变为值1。如此，计数器的(c，b，a)输出值将对应于值100。第三触发器320_3的O1和O2输出值将不会转变回到0，直到第一触发器320_1和第二触发器320_2两者的O1和O2输出值被设定为值1的下一个序列。

在触发器被设计用于在内部抑制软错误的情况下，如果软错误发生在所述触发器中的任何触发器内，则错误将不会把自身呈现在计数器的(c，b，a)输出处，由此阻止对计数值的损坏。而且，由于触发器内的锁存电路的软错误抑制能力，认识到以下情况是很重要的：在软错误发生在对触发器进行馈送的数据线中的任何数据线上的情况下，如果一个数据输入端(例如，d1)是第一逻辑值(例如，0)并且另一个数据输入端(例如，d2)是第二逻辑值(例如，1)，则触发器将不会响应。在此，分析将类似于图1的讨论，在所述图中，示出了如果节点105或106之一翻转，则电路将会返回到其原始状态，在所述原始状态下，节点105和106两者相等。

图4示出了对示例性计算系统400的描绘，如个人计算系统(例如，台式计算机或膝上型计算机)或者移动或手持式计算系统(如平板设备或智能电话)。

如图4中所观察到的，基本计算系统可以包括中央处理单元401(所述中央处理单元可以包括例如多个通用处理核以及布置在应用处理器或多核处理器上的主存储器控制器)、系统存储器402、显示器403(例如，触摸屏、平板)、本地有线点到点链路(例如，USB)接口404、各种网络I/O功能405(如以太网接口和/或蜂窝调制解调器子系统)、无线局域网(例如，WiFi)接口406、无线点到点链路(例如，蓝牙)接口407和全球定位系统接口408、各种传感器409_1到409_N(例如，陀螺仪、加速度计、磁力计、温度传感器、压力传感器、湿度传感器等中的一个或多个)、相机410、电池411、功率管理控制单元412、扬声器和话筒413以及音频编码器/解码器414。

应用处理器或多核处理器450可以包括在其CPU 401内的一个或多个通用处理核415、一个或多个图形处理单元416、存储器管理功能417(例如，存储器控制器)以及I/O控制功能418。通用处理核415通常执行操作系统以及计算系统的应用软件。图形处理单元416通常执行图形密集功能以便例如生成呈现在显示器403上的图形信息。存储器控制功能417与系统存储器402接口连接。功率管理控制单元412通常控制系统400的功耗。系统存储器402可以是具有例如更快更高级以及更慢更低级的多级系统存储器。

触摸屏显示器403、通信接口404至407、GPS接口408、传感器409、相机410以及扬声器/话筒编解码器413、414中的每一个全都可以被视为相对于整个计算系统的各种形式的I/O(输入端和/或输出端)，所述整个计算系统在适当的情况下也包括集成外围设备(例如，相机410)。根据实施方式，这些I/O部件中的各种部件可以集成到应用处理器/多核处理器450上，或者可以被定位成远离裸片或被定位在应用处理器/多核处理器450的封装体之外。

计算系统的任何电路系统都可以利用锁存电路以及使用具有对软错误的内部抑制的锁存结构的任何相关联状态机电路系统。

本发明的实施例可包括如上所述的各个过程。所述过程可以被实施为机器可执行指令。所述指令可以用于使通用或专用处理器执行某些过程。可替代地，这些过程可以由包含用于执行所述过程的硬连线逻辑的特定硬件部件来执行，或者由编程计算机部件和定制硬件部件的任意组合来执行。

本发明的元件还可以被提供为用于存储机器可执行指令的机器可读介质。机器可读介质可以包括但不限于软盘、光盘、CD-ROM和磁-光盘、闪存、ROM、RAM、EPROM、EEPROM、磁卡或光卡、传播介质或适用于存储电子指令的其他类型的介质/机器可读介质。例如，本发明可以被下载为计算机程序，所述计算机程序可以经由通信链路(例如，调制解调器或网络连接)以实现在载波或其他传播介质中的数据信号的方式从远程计算机(例如，服务器)被传送到请求计算机(例如，客户端)。

在前述说明书中，已经参考其特定示例性实施例描述了本发明。然而，将明显的是，可以在不脱离如所附权利要求中阐述的本发明的更广的精神和范围的情况下对其做出各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。

Claims (22)

1.一种装置，所述装置包括：

锁存电路，所述锁存电路包括：

冗余数据输入端；

冗余数据输出端；

冗余时钟输入端；

用于对软错误进行自校正的电路系统。

2.如权利要求1所述的装置，其中，所述锁存电路进一步包括：用于提供所述冗余数据输出端中的一个的第一组n型晶体管和p型晶体管、以及用于提供所述冗余数据输出端中的另一个的第二组n型晶体管和p型晶体管。

3.如权利要求2所述的装置，其中，所述组中的一组的n型晶体管的栅极节点耦合至所述组中的另一组的p型晶体管的栅极节点。

4.如权利要求1所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括第一节点和第二节点，所述第一节点耦合至第一p型晶体管和第一n型晶体管，所述第二节点耦合至第二p型晶体管和第二n型晶体管，其中：

所述第一p型晶体管用于响应于所述第一节点接收到低软错误而上拉所述第一节点；

所述第一n型晶体管用于响应于所述第一节点接收到高软错误而下拉所述第一节点；

所述第二p型晶体管用于响应于所述第二节点接收到低软错误而上拉所述第二节点；

所述第二n型晶体管用于响应于所述第二节点接收到高软错误而下拉所述第二节点。

5.如权利要求1所述的装置，其中，所述锁存电路包括位于所述冗余时钟输入端中的第一时钟输入端下游的第一开关以及位于所述冗余时钟输入端中的第二时钟输入端下游的第二开关。

6.如权利要求1所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括第一节点和第二节点，并且所述电路系统被设计用于使所述第一节点和所述第二节点稳定于同一逻辑电平。

7.如权利要求6所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括：

耦合至所述第一节点的第一电流通路支路和第二电流通路支路；

耦合至所述第二节点的第三电流通路支路和第四电流通路支路；

所述第一电流通路支路耦合至所述第二电流通路支路和所述第三电流通路支路；

所述第三电流通路支路耦合至所述第二电流通路支路和所述第四电流通路支路。

8.如权利要求1所述的装置，其中，所述锁存器耦合至另一个锁存器，所述另一个锁存器具有其自身对应的一组冗余数据输入端、数据输出端以及时钟输入端。

9.如权利要求8所述的装置，其中，所述锁存器以及所述另一个锁存器形成触发器。

10.一种装置，所述装置包括：

有限状态机电路，所述有限状态机电路包括：

a)状态保持电路，所述状态保持电路包括：

i)冗余数据输入端；

ii)冗余数据输出端；

iii)冗余时钟输入端；

iv)用于对软错误进行自校正的电路系统；

b)组合逻辑电路系统，所述组合逻辑电路系统耦合在所述冗余数据输出端与所述冗余数据输入端之间。

11.如权利要求10所述的装置，其中，所述状态保持电路进一步包括：用于提供所述冗余数据输出端中的一个的第一组n型晶体管和p型晶体管、以及用于提供所述冗余数据输出端中的另一个的第二组n型晶体管和p型晶体管。

12.如权利要求10所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括第一节点和第二节点，所述第一节点耦合至第一p型晶体管和第一n型晶体管，所述第二节点耦合至第二p型晶体管和第二n型晶体管，其中：

所述第一p型晶体管用于响应于所述第一节点接收到低软错误而上拉所述第一节点；

所述第一n型晶体管用于响应于所述第一节点接收到高软错误而下拉所述第一节点；

所述第二p型晶体管用于响应于所述第二节点接收到低软错误而上拉所述第二节点；

所述第二n型晶体管用于响应于所述第二节点接收到高软错误而下拉所述第二节点。

13.如权利要求10所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括第一节点和第二节点，并且所述电路系统被设计用于使所述第一节点和所述第二节点稳定于同一逻辑电平。

14.如权利要求13所述的装置，其中，所述用于对软错误进行自校正的电路系统进一步包括：

耦合至所述第一节点的第一电流通路支路和第二电流通路支路；

耦合至所述第二节点的第三电流通路支路和第四电流通路支路；

所述第一电流通路支路耦合至所述第二电流通路支路和所述第三电流通路支路；

所述第三电流通路支路耦合至所述第二电流通路支路和所述第四电流通路支路。

15.如权利要求10所述的装置，其中，所述状态保持电路包括触发器电路。

16.如权利要求15所述的装置，其中，所述触发器电路包括一对锁存电路，所述一对锁存电路各自具有冗余数据输入端、冗余数据输出端、冗余时钟输入端以及用于对软错误进行自校正的电路系统。

17.一种装置，所述装置包括：

电路，所述电路包括多个有限状态机电路，每个有限状态机电路包括：

a)状态保持电路，所述状态保持电路包括：

i)冗余数据输入端；

ii)冗余数据输出端；

iii)冗余时钟输入端；

iv)用于对软错误进行自校正的电路系统；

b)组合逻辑电路系统，所述组合逻辑电路系统耦合在所述冗余数据输出端与所述冗余数据输入端之间。

18.如权利要求17所述的装置，其中，所述电路是计数器。

19.如权利要求17所述的装置，其中，所述有限状态机电路中的一个的输出端耦合至所述有限状态机电路中的另一个的状态保持电路的输入端。

20.如权利要求17所述的装置，其中，另一个状态保持电路的所述输入端是时钟输入端。

21.如权利要求17所述的装置，其中，所述状态保持电路是触发器。

22.一种计算系统，所述计算系统包括：

一个或多个处理核；

存储器控制器；

系统存储器，所述系统存储器耦合至所述存储器控制器；

锁存电路，所述锁存电路包括：

冗余数据输入端；

冗余数据输出端；

冗余时钟输入端；

用于对软错误进行自校正的电路系统。