JPS6249468A - 車両用制御装置のｃｐｕ暴走防止装置 - Google Patents
車両用制御装置のｃｐｕ暴走防止装置Info
- Publication number
- JPS6249468A JPS6249468A JP60188403A JP18840385A JPS6249468A JP S6249468 A JPS6249468 A JP S6249468A JP 60188403 A JP60188403 A JP 60188403A JP 18840385 A JP18840385 A JP 18840385A JP S6249468 A JPS6249468 A JP S6249468A
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- Japan
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- cpu
- circuit
- output
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は複数のＣＰＵを用いた車両用制御装置における
ＣＰＵ暴走防止装置に関する。
ＣＰＵ暴走防止装置に関する。
〈従来の技術〉
例えば、自動車のエンジン等の各種制御にマイクロコン
ピュータが用いられるようになって以来、多くの機能の
集約化及び高度化の要求が強くなってきている。かかる
対策として複数のＣＰＵを設けて機能を分担させること
により、個々のＣＰＵの制御の簡略化、効率化及び実行
時間の短縮化等を図るようにしたものが提案されている
（特開昭５９−１０８８４７号公報）。
ピュータが用いられるようになって以来、多くの機能の
集約化及び高度化の要求が強くなってきている。かかる
対策として複数のＣＰＵを設けて機能を分担させること
により、個々のＣＰＵの制御の簡略化、効率化及び実行
時間の短縮化等を図るようにしたものが提案されている
（特開昭５９−１０８８４７号公報）。
かかる車両用制御装置では、安全対策として通常ＣＰＵ
の暴走を防止するための装置が設けられており、その従
来例を第４図に示す。
の暴走を防止するための装置が設けられており、その従
来例を第４図に示す。
これは、コントロールユニットｌ内の各ＣＰＵ２−１．
２−２． ・・・２−ｎ毎に暴走監視回路３−１．
３−２． −−・３−ｎを設け、各ＣＰＵ２−１． ２
−２． ・・・２−ｎのプログラムラン（以下Ｐ−Ｒ
ＵＮとする）出力ポートから、それぞれ対応する各暴走
監視回路３−１．３−２． ・・・３−ｎに、一定周
期でパルスが発生するＰ−ＲＵＮ信号を出力し、各Ｐ
−ＲＵ Ｎ信号の異常を各暴走監視回路３−１．３−２
． ・・・３−ｎが検出したときに、対応するＣＰＵ
２−１．２−２゜・・・２−ｎにリセット信号を出力す
るようにしている。
２−２． ・・・２−ｎ毎に暴走監視回路３−１．
３−２． −−・３−ｎを設け、各ＣＰＵ２−１． ２
−２． ・・・２−ｎのプログラムラン（以下Ｐ−Ｒ
ＵＮとする）出力ポートから、それぞれ対応する各暴走
監視回路３−１．３−２． ・・・３−ｎに、一定周
期でパルスが発生するＰ−ＲＵＮ信号を出力し、各Ｐ
−ＲＵ Ｎ信号の異常を各暴走監視回路３−１．３−２
． ・・・３−ｎが検出したときに、対応するＣＰＵ
２−１．２−２゜・・・２−ｎにリセット信号を出力す
るようにしている。
〈発明が解決しようとする問題点〉
しかしながら、このように各ＣＰＵ毎に暴走監視回路を
設ける構成では、コスト高となり、また回路が複雑で実
装スペースの点でも不利である。
設ける構成では、コスト高となり、また回路が複雑で実
装スペースの点でも不利である。
本発明は上記の実情に鑑みてなされたもので、単一の暴
走監視回路で複数のＣＰＵの暴走を防止できるようにす
ることを目的とする。
走監視回路で複数のＣＰＵの暴走を防止できるようにす
ることを目的とする。
く問題点を解決するための手段〉
このため本発明では、各ＣＰＵに、前段のＣＰＵのプロ
グラムラン信号にパルスが発生したことを検出してから
当該ＣＰＵのプログラムラン信号にパルスを発生させる
プログラムラン信号発生手段を設ける一方、各ＣＰＵの
プログラムラン信号をそれぞれ入力する０８回路と、該
ＯＲ回路の出力が異常のとき各ＣＰＵにリセット信号を
出力する単一の暴走監視回路とを設けて構成した。
グラムラン信号にパルスが発生したことを検出してから
当該ＣＰＵのプログラムラン信号にパルスを発生させる
プログラムラン信号発生手段を設ける一方、各ＣＰＵの
プログラムラン信号をそれぞれ入力する０８回路と、該
ＯＲ回路の出力が異常のとき各ＣＰＵにリセット信号を
出力する単一の暴走監視回路とを設けて構成した。
く作用〉
上記構成によれば、各ＣＰＵから出力されるＰ−ＲＵＮ
信号に基づ＜ＯＲ回路の出力が一定周期でパルスが発生
する従来のＰ−ＲＵＮ信号となり、このＯＲ回路で合成
されたＰ−ＲＵＮ信号の周期の異常を単一の暴走監視回
路で検出して各ＣＰＵをリセットするようにしている。
信号に基づ＜ＯＲ回路の出力が一定周期でパルスが発生
する従来のＰ−ＲＵＮ信号となり、このＯＲ回路で合成
されたＰ−ＲＵＮ信号の周期の異常を単一の暴走監視回
路で検出して各ＣＰＵをリセットするようにしている。
〈実施例〉
以下本発明の一実施例を図面に基づいて説明する。
第１図は本実施例のハードウェア構成を示す。
図において、コントロールユニット１ｏには、複数のＣ
ＰＵｌｌ−１，１１−２，・−−１１−ｎが設けられて
いる。これら各ＣＰＵｌｌ−１，１１−２，・・・１１
−ｎの出力ボートからは各自ＣＰＵの異常判定用のＰ−
ＲＵＮ信号Ｐ Ｉ＋ Ｐ Ｚ＋・・・Ｐ、、が出力され
単一のＯＲ回路１２にそれぞれ入力している。
ＰＵｌｌ−１，１１−２，・−−１１−ｎが設けられて
いる。これら各ＣＰＵｌｌ−１，１１−２，・・・１１
−ｎの出力ボートからは各自ＣＰＵの異常判定用のＰ−
ＲＵＮ信号Ｐ Ｉ＋ Ｐ Ｚ＋・・・Ｐ、、が出力され
単一のＯＲ回路１２にそれぞれ入力している。
前記ＯＲ回路１２の出力は単一の暴走監視回路１３に入
力しており、暴走監視回路１３はＯＲ回路１２の出力が
異常のときに各ＣＰＵｌｌ−１，１１−２，・・・１１
−ｎヘリセット信号を出力する。
力しており、暴走監視回路１３はＯＲ回路１２の出力が
異常のときに各ＣＰＵｌｌ−１，１１−２，・・・１１
−ｎヘリセット信号を出力する。
また、各ＣＰＵｌｌ−１，１１−２，・・・は、前段の
ＣＰＵＩＩ−ｎ、 １１−１． ・・・のＰ−ＲＵＮ
信号ｐ、ｌ、ｐ、、・・・を入力してそのＰ−ＲＵＮ信
号ｐ、、ｐ、、・・・がパルスを発生したことを検出し
てから当該ＣＰＵｌｌ−１，１１−２，・・・のＰ −
ＲＵ Ｎ（ｉ号Ｐ ｌ、 Ｐ ｚ、・・・にパルスを発
生させるＰ−ＲＵＮ信号発生機能を有している。
ＣＰＵＩＩ−ｎ、 １１−１． ・・・のＰ−ＲＵＮ
信号ｐ、ｌ、ｐ、、・・・を入力してそのＰ−ＲＵＮ信
号ｐ、、ｐ、、・・・がパルスを発生したことを検出し
てから当該ＣＰＵｌｌ−１，１１−２，・・・のＰ −
ＲＵ Ｎ（ｉ号Ｐ ｌ、 Ｐ ｚ、・・・にパルスを発
生させるＰ−ＲＵＮ信号発生機能を有している。
次に第２図のフローチャートに基づいてＰ−ＲＵＮ信号
発生機能を説明する。
発生機能を説明する。
各ＣＰＵｌｌ−１，１１−２，・・４１−ｎにおいて、
Ｓｌでイニシャライズを行う。次に８２で前段のＣＰＵ
ＩＩ−ｎ、 １１−１． ・・・のＰ−ＲＵＮ信号Ｐ
ｎ＋ Ｐ Ｉ ＋・・・に所定パルス幅ｔ、のパルス
が発生したか否かを判定する。そして、パルスが発生し
たならばＳ３へ進み所定時間ｊ ｚ（ｔ ｚ＝ ｊ ＋
）後、Ｐ−ＲＵＮ信号ＰＩ＋Ｐ２＋・・・に同様のパル
ス幅ｔ、のパルスを発生させる。ｓ４では各自の制御プ
ログラムを実行する。一方、ｓ２で前段のＰ−ＲＵＮ（
ｇ号Ｐ□＋ Ｐ ｌ ＋・・・にパルスの発生がないと
きには当該ＣＰＵのＰ−ＲＵＮ信号Ｐｌ＋Ｐ２＋・・・
ニハルスを発生させず、ｓ４に進ミ制御プログラムを実
行する。
Ｓｌでイニシャライズを行う。次に８２で前段のＣＰＵ
ＩＩ−ｎ、 １１−１． ・・・のＰ−ＲＵＮ信号Ｐ
ｎ＋ Ｐ Ｉ ＋・・・に所定パルス幅ｔ、のパルス
が発生したか否かを判定する。そして、パルスが発生し
たならばＳ３へ進み所定時間ｊ ｚ（ｔ ｚ＝ ｊ ＋
）後、Ｐ−ＲＵＮ信号ＰＩ＋Ｐ２＋・・・に同様のパル
ス幅ｔ、のパルスを発生させる。ｓ４では各自の制御プ
ログラムを実行する。一方、ｓ２で前段のＰ−ＲＵＮ（
ｇ号Ｐ□＋ Ｐ ｌ ＋・・・にパルスの発生がないと
きには当該ＣＰＵのＰ−ＲＵＮ信号Ｐｌ＋Ｐ２＋・・・
ニハルスを発生させず、ｓ４に進ミ制御プログラムを実
行する。
即ち、各ＣＰＵｌｌ−１，１１−２，・・・１１−ｎは
第３図に示すタイミングで各自のＰ−ＲＵＮ信号ｐ Ｉ
＋ ｐ ｚ、・・・Ｐ７にパルスを発生させるようにな
っている。従って、各ＣＰＵｌｌ−１，１１−２゜・・
・１１−ｎが正常であれば、ＯＲ回路１２の出力Ｐ０は
第３図に示すような一定周期でパルスが発生するパルス
出力となる。ところが、各ＣＰＵｌｌ−１，１１−２，
・・・１１−ｎのいずれがが異常を来たしてそのＣＰＵ
のＰ−ＲＵＮ信号が正常に出力されないときには、ＯＲ
回路１２のパルス周期が不規則になるため、暴走監視回
路１３がこれを検出して各ＣＰＵｌｌ−１，１１−２，
・・４１−ｎにリセット信号を出力して各ＣＰＵｌｌ−
１，１１−２゜・・・１１−ｎの動作を停止させる。
第３図に示すタイミングで各自のＰ−ＲＵＮ信号ｐ Ｉ
＋ ｐ ｚ、・・・Ｐ７にパルスを発生させるようにな
っている。従って、各ＣＰＵｌｌ−１，１１−２゜・・
・１１−ｎが正常であれば、ＯＲ回路１２の出力Ｐ０は
第３図に示すような一定周期でパルスが発生するパルス
出力となる。ところが、各ＣＰＵｌｌ−１，１１−２，
・・・１１−ｎのいずれがが異常を来たしてそのＣＰＵ
のＰ−ＲＵＮ信号が正常に出力されないときには、ＯＲ
回路１２のパルス周期が不規則になるため、暴走監視回
路１３がこれを検出して各ＣＰＵｌｌ−１，１１−２，
・・４１−ｎにリセット信号を出力して各ＣＰＵｌｌ−
１，１１−２゜・・・１１−ｎの動作を停止させる。
このようにすれば、複数のＣＰ Ｕｌｌ−１、１１−２
、・・・１１−ｎを１つの監視回路１３でその暴走を監
視かつ停止することができるため、コントロールユニッ
ト１０の簡素化及び小型化を図れると共にコストを低減
することができる。
、・・・１１−ｎを１つの監視回路１３でその暴走を監
視かつ停止することができるため、コントロールユニッ
ト１０の簡素化及び小型化を図れると共にコストを低減
することができる。
〈発明の効果〉
以上述べたように本発明によれば、単一の暴走監視回路
で複数のＣＰＵの暴走を監視かつ停止させることができ
るので、コントロールユニットの回路構成を簡素化でき
ると共にコンパクトにできる。また、コストを低減する
ことができる。
で複数のＣＰＵの暴走を監視かつ停止させることができ
るので、コントロールユニットの回路構成を簡素化でき
ると共にコンパクトにできる。また、コストを低減する
ことができる。
第１図は本発明の一実施例を示すハードウェア構成図、
第２図は同上実施例のフローチャート、第３図は各ＣＰ
Ｕの出力するＰ−ＲＵＮ信号のタイムチャート、第４図
は従来例のハードウェア構成図を示す。 １０・・・コントロールユニ７）１１−１〜１１−ｎ・
・・ＣＰＵ １２・・・ＯＲ回路 １３・・・暴
走監視回路Ｐ、〜Ｐ７・・・Ｐ−ＲＵＮ信号 Ｐｏ・
・・ＯＲ回路出力 特許出願人 日本電子機器株式会社 代理人 弁理士 笹 島 冨二雄 第１図 第２図 第３図 （ｔ１＝ｔ２） 第４図
第２図は同上実施例のフローチャート、第３図は各ＣＰ
Ｕの出力するＰ−ＲＵＮ信号のタイムチャート、第４図
は従来例のハードウェア構成図を示す。 １０・・・コントロールユニ７）１１−１〜１１−ｎ・
・・ＣＰＵ １２・・・ＯＲ回路 １３・・・暴
走監視回路Ｐ、〜Ｐ７・・・Ｐ−ＲＵＮ信号 Ｐｏ・
・・ＯＲ回路出力 特許出願人 日本電子機器株式会社 代理人 弁理士 笹 島 冨二雄 第１図 第２図 第３図 （ｔ１＝ｔ２） 第４図
Claims (1)
- 複数のＣＰＵを備えると共に、ＣＰＵからのプログラム
ラン信号に基づいてＣＰＵの異常を検出し異常時にＣＰ
Ｕをリセットする暴走監視回路を有する車両用制御装置
において、各ＣＰＵに、前段のＣＰＵのプログラムラン
信号にパルスが発生したことを検出してから当該ＣＰＵ
のプログラムラン信号にパルスを発生させるプログラム
ラン信号発生手段を設ける一方、各ＣＰＵのプログラム
ラン信号をそれぞれ入力するＯＲ回路と、該ＯＲ回路の
出力が異常のとき各ＣＰＵにリセット信号を出力する単
一の暴走監視回路とを設けて構成したことを特徴とする
車両用制御装置のＣＰＵ暴走防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188403A JPS6249468A (ja) | 1985-08-29 | 1985-08-29 | 車両用制御装置のｃｐｕ暴走防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188403A JPS6249468A (ja) | 1985-08-29 | 1985-08-29 | 車両用制御装置のｃｐｕ暴走防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249468A true JPS6249468A (ja) | 1987-03-04 |
Family
ID=16223034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188403A Pending JPS6249468A (ja) | 1985-08-29 | 1985-08-29 | 車両用制御装置のｃｐｕ暴走防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408648A (en) * | 1989-07-25 | 1995-04-18 | Japan Electronic Control Systems Co., Ltd. | Method and apparatus for diagnosing CPU for CPU-runaway-preventing circuit |
| JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
-
1985
- 1985-08-29 JP JP60188403A patent/JPS6249468A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408648A (en) * | 1989-07-25 | 1995-04-18 | Japan Electronic Control Systems Co., Ltd. | Method and apparatus for diagnosing CPU for CPU-runaway-preventing circuit |
| JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
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