JPS6246379A - ビツト構成の可変なラインバツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、空間積和演算等の局所近傍画像処理を実行す
る際に局所近傍画像を切り出すラインバッファに関する
。

〔発明の背景〕

ディジタル計算機を用いて画像処理を行う場合、通常、
画像データは、ラスク走査と呼ばれる走査　　　　　　
１□ 方式すなわち、主走査方向が左から右、副走査方　　　
　　　′１・１ 向が上から下０走査方式に０走査される・この　　　　
　　、：ため、空間積和、演算などの局所近傍演算を実
行す　　　　　　・１、ｂａ、□、−ヶオより〜あ２ヨ
７７．□　　　・１・１゜１・′１ 像を切シ出す。　　　　　　　　　　　　　　　　　　
　　　　　□１第６図において、入力画像１はラスク走
査によ、え。うわ、。え。ゎえ１゜アー２ゆ、ッ、１１
・□ニレシスター１と２インバツフア２に入力される。

ラインバッファ２は、画像データを入力画像１の　　　
　　　ｉｌ”５　（７ｆ　ｙｊＴｔｆ　ｈ″ｆａ１７’
ｆｆｆｆ、ｉ！！ｇ’；ＩＢ・５　’ｆ　７　　　　　
　１１：″″″′″′７］Ｈ，−／７”Ｖ−）ｘ１２”
″１１：ンバツ７ア３に入力される。ラインバッファ３
は、［１□ ラインバッファ２と同様に、画像データを入力画　　　
　　　□１１： 像１の１ラインを走査する時間だけ遅延させて、　　　
　　　　１：１ ・１ シフトレジスタ３１に出力する。シフトレジスタ　　　
　　　　４１（： １１．２１．３１内の画像データは、それぞれシフｔ−
Ｖ９Ｘ１．２．２゜、３゜へ、ヶＩｐＫ−／７）　　　
　ＩＩ′″″”°・′°・３３″Ｊｌｉｌ＆ａ−ｇｈ′
″・３．１の結果、９個のレジスタには隣接する３Ｘ３
個の画素データが切り出される。

第６図の例では、２個の２インバツフアと９個のシフト
レジスタにより、３×３の形を成す局所近傍画像が切り
出されるが、ラインバッファやシフトレジスタを追加す
ることにより、より大きな局所近傍画像を取り出すこと
もできる。

このような機能を果すラインバッファは、当初シフトレ
ジスタにより構築されていたが、入力画像１に含まれる
ｉＩ！！７素数が大きくなるにつれて、大容量Ｉｔ、Ａ
ＭとＲＡＭの行番地を制御する行番地制御回路とで置き
換えられるようになった（特開昭５８−１５９１９０、
特開昭５８−１６９６８１他）。

これは、データそのものをシフトすることの代わりに、
読み出し・書き込みの行番地を制御することによシ、シ
フトレジスタと同等の機能を実現している。これによシ
、用いるＩＣ数をそれ程増やすことなくラインバッファ
の遅延段数を太きくし、大きな画像に対する局所近傍画
像の切り出しを実現できる。

しかし、ラインバッファのビット幅は、扱う画像の各画
素のビット’ｂｊＸと同一でなければならない。

そのため、たとえば白と黒だけから成る２値画像や、中
間濃度を扱う多値画像のように゛、画素のビット幅に違
いのある画偉ヲ処理する場合は、それぞれ別のラインバ
ッファを用意するか、もしくはビット幅の広いラインバ
ッファを用意して兼用しなければならなかった。この事
は、特にラインバッファをＬＳＩ化する場合、大きな無
駄といえる。

〔発明の目的〕

本発明の目的は、１１．ＡＭを用いたラインバッファに
おいて情報器に応じたビット数同時に読み出しおよび書
き込みができ該情報量に反比例して遅延段数を増減する
ことのできるビット構成の可変なラインバッファを提供
することにある。

〔発明の概要〕

本発明は、複数ビットを同時読み出しおよび複数ビット
を同時書き込みすることのできる情報記憶部と、該情報
記憶部の行番地を制御する行番地制御部よりなるもの（
おいて、上記記憶部へ書き込む入力情報をビット幅の異
る少なくとも２つ以上の情報から任意に選択する入力情
報選択部と、上記記憶部の列番地を制御する列番地制御
部とを設けたことを特徴とするものである。すなわち、
ｍ行×ｎ列から成り、ｎビットの情報を同時に読み出し
および書き込みできる容ｉｍＸｎビットのＲＡＭにおい
て、行番地のみならず列番地をも制御して、同時に書き
込めるビット幅を可変にした。

書き込みビット＠を小さくすると、ビット＠ｎ、遅延段
数ｍ段のラインバッファを、ビット幅Ｗ遅延段ｉｍｘ　
「ｎ７ｗ１段のラインバットとして用いることができる
。

〔発明の実施例〕

以下、本発明の実施例について説明する。

第１図には、本発明の一実施例が示されている。

図において、各画素が８ビツトの濃淡画像を扱う際には
８ビツトＸ１０２４段として、また各画素が１ビツトの
２値画像を扱う際には１ビツトＸ８１９２段として動作
するラインバッファの構成を示す。第２図のラインバッ
ファは、制御信号１０１によりその機能が決定される。

つまり、制御信号が′″）（ｉｇｈ”　レベルの時８ピ
ツ）Ｘ１０２４段として、−ＬＯＷ”レベルの時１ピッ
ト×８１９２段として動作する。

第１図のラインバッファには、８ビツトの濃淡　　　　
　　　１画像データが入力信号線１０６に、１ビツトの
２　　　　　　　：値画像データが入力信号線１０７に
供給される。

制御信号ｍ１０１が＠［ｉｇｈ”の時、入力ｆｉｔ報選
択回路４は入力信号＠１０６上のデータを信号線　　　
　　　　　１１０８に出力する。一方、制御信号線１０
１が　　　　　　　　：。

”１°°″０時・選択回路化入力信号線”°７　　　　
　　　：上のデータを信号線１０８の８本すべての線上
にコピーして出力する。信号線１０８上の８ビツトのデ
ータはＢｘ１０２４ビットのＲＡ　Ｍ　５に供給される
。ＲＡＭ５は、クロック信号１０２に同期し□ てデータの読み出し、および、書き込みを行う。

り・ツク信号１０２が”）（ｉｇｈ”の時は、行番地　
　　　　　　：制御回路７からＲＡＭ５に与えられる行
番地信号１０４に従って８個のデータが、同時に信１号
＠Ｊ１１０９上に読み出される。この時、制御信号１０
１は”）（ｉｇｈ”　とすると、配置変換回路６は、信
号　　　　　　　：線１０９上のデータを出力信号線１
１０上にそのｔま出力する。一方、クロック信号１０２
が＠Ｌ　ＯＷ”になると、信号線１０８上の８ビツトの
データが、行番地制御回路７からの行番地信号１０４に
従ってＲＡＭ５に書き込まれる。つまり。

クロック信号１０２が″ＬＯＷ”になる直前に読み出さ
れたデータが、格納されていた同じ場所に書き込まれる
ことになる。ここで、行番地制御回路７は１０ビツトの
パイナリイカウンタで構成され、クロック信号１０２の
″ｌ（ｉ　ｇ　ｈ”　レベルが入力される毎カウントア
ツプするため、行番地信号１０４は１０２４サイクルで
一巡する。つまり、ＲＡＭ５は、１０２４段の８ビツト
ラインバツフアとして動作することになる。この時、列
番地制御回路８と配置変換回路６は、有効な動作を何ら
行わない。

一方、制御信号１０１が’Ｌｏｗ”の時、クロック信号
１０２が＠Ｈｉｇｈ＃　となると、行番地信号１０４に
従って８ビツトのデー、夕が信号線１０７上に読み出さ
れるのは、制御信号１０１が″Ｈｉｇｈ’の時と同じで
ある。しかし、クロック信号が　　　　　　　　　′□
”□ｉｊ、・１・： ０°ｗＫｉ′＊ｔｌ・１”１０８１（７）°″゛　　　
　オニ、１□′１のデータのうちの１ビツトだけが、行
番地制御口　　　　　　　ｌ’ｌｌｌ”ｆｌ’ゎ　７９
１．。わ。７．、、　。　４　　＆　　、　　＃ＩＪ＠
ｍ％ｔｌＪヮ。あ　　　　　　　　　　　　　　　　　
ｊ′・Ｕ′・１８からの列番地信号１０５に従って書き
込まれる。

つまり、直前に読み出された８ビツトのデータのうちの
１ビツトだけが、入力信号線１０７上のデータで書き替
えられることＫなる。なお、列番地　　　　　　・置′
：・１： ｊｌ：１・ 制御回路８は３ビツトのパイナリイカウンタで、　　　
　　　　（５−′”′″″″”°Ｍ″“°°”“”′”
ｊｌｌｌｌ）１の時カウントアツプする。行番地制御回
路７は、　　　　　　　い、１．１行番信号号１０４が
１６進表示で３ＦＦからｏｏｏ　　　　　　　’へ変わ
る時、信号線１０３を″Ｈｉｇｈ’　　とし、そ″″ｔ
ｎｕ″１°″”′″′″、Ｂ（７）ｆ゛ＪｌｊｌＨ！！
ＩＩＪ＃］Ｍ　　　　、１、ｌ：ｌ’ｊ１８は、クロッ
ク信号１０２に１０２４回パルスが入１１１１’：Ｉ” 力されると、１つカウントアツプすることＫなる。

つまり、り・ツク信号１０２に８１９２回・′ルスが　
　　　　　１ｌｌｌｌ’ｌｌ　’、’入力されると、列
番地信号１０５は、元の状態に　　　　　　　□ｉ□″
′□復帰することになるので、ＲＡＭ５のデータは、８
１９２サイクルで書き替えが一巡するととＫなる。

この時、第１図に示すラインバッファは、第２図に示す
ような回路として動作することになる。

第２図は、１ピットＸ１０２４段のラインバッファ９．
８個から成っている。入力信号線１０７から入力された
データは、１０２４サイクル毎に出力信号線１１０上に
ビット位置を違えて上から順次８回出力さ九ることにな
る。第１図における信号線１０９上では、第２図の出力
信号線１１０上のように、注目の画素データがＲＡＭ５
に入力された後１０２４マシンサイクル毎に８ビツトの
うちの上から順次出力されるとは限らない。なぜなら、
それは、書き込まれる時の列番地に依存されるからであ
る。そこで、列番地信号１０５に従って信号線１０９の
８ビツトを、出力情報配置変換回路６によりシフトする
と、第１図の出力信号線１１０上には、第、２図の出力
信号線１１０上に出力されるデータと同一のデータが出
力されることになる。

このことを第３図を用いて詳述する。

第３図において、クロック信号１０２が“）（ｉｇｈ”
、行番地信号１０４が１１列番地信号１０５がｊとする
。この時、ＦｔＡＭ５のｉ行番地の情報８ピツ°　　　
　　　］１″１′！トが、信号線１０９上に読み出され
る。読み出された情報は、出力情報配置変換回路６にお
いて。

１列目のデータが１列目に、８タリ目のデータが（８−
（ｉ−１））列目に、１夕１ｊ目のデータが（１＋ｉ）
列目に、（ｉ−１）夕１ｊ目のデータが８　　　　　　
１．、、、．１’：列目になるよう配置変換されて、出
力信号線１１０　　　　　　１′ｌ−’□−ヵｓｈ、ｂ
。。。、。７，１□。、１４ゆ、　　　嘔・列番地信号
１０５によシ選択決定される。

この後クロック信号１０２がＬＯＷ”になる　　　　　
　　ｊ・ぽと、信号線１０８上の８ビツトの情報（この
場合８ビツトすべて”ｌ（ｉｇｈ”　もしくはすべて”
Ｌｏｗ”である）のうち、列番地信号１０５の示すｊ列
目のデータのみが、ＲＡＭ５内の、行番地信号１０４ユ
。ヵ、。２２４．っ９８６ケ＠Ｈｉ、ｌ、１ｍ　ｈ□６
８、　　ｉ・−し・□の示すｉ行番地のｊ列番地に書き
込まれる。

行番地信号が（ｉ＋１）となり、上記と同様の読（・′
１１ み出し配置変換が行われる。クロックが’Ｌｏｗ”とな
った場合の書き込みも同様である。行番信号号１０４が
１０２３″！Ｌで上昇した後、クロック信号が”ｉ（ｉ
ｇｈ”となると、行番地信号１０４はＯに初期化され、
同時に列番地信号１０５は（ｊ＋１）となる。この時、
出力情報配置変換回路６は、シフト段数を１つ加えるこ
とになる。

第４図は、第１図のＲＡＭ５のブロック構成を示す。ｇ
４図において、行番地信号１０４はデコーダ４２によっ
てデコードされ、１０２４本の行選択信号１１１となっ
て、それぞれ対応する行番地の８個のメモリセル４１に
供給される。列番地信号１０５はデコーダ４３によって
デコードされ、８本のデコード信号１１２となり、デコ
ード信号１１２のそれぞれは、ゲート４４で制御信号１
０１とクロック信号１０２との論理和がとられ、列選択
信号１１３として対応する列番地の１０２４個のメモリ
セル４１に供給される。

クロック信号が″Ｈｉ　ｇ　ｈ　’　の時は、制御信号
１０１とデコード信号１１２にかかわらず１行選択信号
１１１により選択された８個のデータは、信号線１１４
上に読み出され、８！ｌ１ｉｌのノ（ツファ４５に入力
される。バッファ４５はクロック信号１０２が’Ｈｉｇ
ｈ“の時のみ信号線１１４上のデ　　　　　　　ＩＩｉ
ニ ー′ヲ信号線１０゛上に出力す６・′−０時・信号　　
　　　　　；、。

線１０８はバッファ４６により信号線−１１５と切　　
　　　　　ト□り離されている。　　　　　　　　　　
　　　　　　　　　　　　Ｉ。

一方、クロック信号１０２が＠Ｌｏｗ″になると、信号
線１０８は信号線１１５と接続され、信号線１１４は信
号線１θ９と切り離される。この時、制御信号１０１が
＠Ｈｔｇｈ”ならば、行選択信号１１１により選択され
た８個のメモリセル４１のすべてに入力信号１０８のデ
ータが書き込まれ、制御信号１０１が′ＬＯＷ”ならば
デコード信号１０２に従って、行選択信号１１１により
選択さまた８個＋１７）、＋’−Ｅ−ＩＪ−１ｍ“４１
０うち（７）１　′Ｋ・　　　　　　　。

入力信号１０８のデータが書き込まれる。

第５図は、第４図に示したメモリセル４１の論理回路の
例を示す。第５図において、２つのゲート５１はそれぞ
れ否定論理を行ない、１ビツトの情報を記憶する。行選
択信号１１１と列選択信号１１３がともに″）（ｉｇｈ
’　の時のみ、ゲート５２は論理項として’Ｈｉｇｈ”
　をバッファ５３に出力する。この結果、信号線１１５
および信号線１１４は２つのゲート５１が形成する閉ル
ープと接続され、メモリセル４１内の情報が信号線１１
４上に読み出される。さらに信号線１１５上のデータが
メモリセル４１に書き込まれる。ただし、第４図を用い
て述べたように、メモリセル４１の情報が読み出された
後、列選択信号１１３が″ＬＯＷ”になり、メモリセル
４１にデータ書き込みの実行されない場合がある。これ
は、制御信号１０１と列番地信号１０５に依存する。

〔発明の効果〕

本発明によれば１ｍ行ｘｎ列から成シ、ｎビットの情報
を同時に読み出しおよび書き込める容量ｍｘｎビットの
ｆＬＡＭ′ｆ：用いて、ビット幅と遅延段数を可変とす
るラインバッファビット幅ｗ（１≦Ｗ≦ｎ）遅延段数ｍ
ｘ「ｎ７ｗ１を構成することが可能である。この結果、
！淡画像と２値画像のように、データのビット幅の異な
る対象を扱う看 場合、ビット幅が小さければ遅延段数の多いラインバッ
ファとして使用することが可能である。この事は、最小
のハードウェア量で、多種類のデー′に′ｉＴ＊：ｂ°
°″′″″′ゝｂ　％に；Ｆｆ　７／Ｚ７７　　　　、
。

アをＬＳＩ化する場合、専有面積を１小に押さえること
かできる。′

【図面の簡単な説明】

第１図は本発明の実施例を示すビット幅の可変なライン
バッファのブロック構成図、第２図は第□ ２図に示すラインバッファの１利用形体を示すブロック
図、第３図は第１図に示すＲＡＭと出力清□□あ。、８
オ、□、４よユ２゜　　　　１に示す凡ＡＭの内部構成
図・第５図は第４図に示　　　　　　　。 すメモリセルの動作を示す論理図、第６図は従来　　　
　　　　：のラインバッファの使用例を示す図でちる。 ４１０．いヵ、□□、、５　、ＲＡ　Ｍ、６．ｌ：ｔｌ
ヵ、■・、：、・ 報変換回路、７・・・行番地制御回路、８・・・列番他
制　　　　　　　１１：： 御回路。　　　　　　　　　　　　　　　　　　　　　
　　　　　１代理人　弁理士　鵜沼辰之　　　　　　１
：。 １・： ｌ′ め　Ｚ　口

Claims (1)

【特許請求の範囲】
1. １、複数ビットを同時読み出し、および複数ビットを同
   時書き込みすることのできる情報記憶部と、該情報記憶
   部の行番地を制御する行番地制御部よりなるものにおい
   て、上記記憶部へ書き込む入力情報をビット幅の異なる
   少なくとも２つ以上の情報から任意に選択する入力情報
   選択部と、上記記憶部の列番地を制御する列番地制御部
   とを設けたことを特徴とするビット構成の可変なライン
   バッファ。