JPS6240794B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ジヨセフソン効果素子ないし四接合
閉ループ型ジヨセフソンゲートを用いたジヨセフ
ソンシフトレジスタ回路に関する。

ジヨセフソン論理回路は、通常ラツチモードで
動作させるため、論理演算を一回行う毎に各ジヨ
セフソン接合を零電圧状態にリセツトしなければ
ならない。このような特性から、一般には交流電
源方式が用いられ、電源の極性が変化する間の時
間は直流駆動ラツチ（DCラツチ）にデータを保
持する方式がとられている。また、論理演算回路
に必要なシフトレジスタにもDCラツチが用いら
れている。しかしながら、この方式では、DCラ
ツチ回路を用いるために、論理回路が電流注入型
であると、これら両回路を直結できない欠点があ
る。このような欠点を克服するために、電流注入
型論理ゲートに適した回路駆動方式として多相脈
流電源方式が提案されている。

本発明は、単極性あるいは両極性の多相脈流電
源方式に適した、論理演算回路に不可欠なシフト
レジスタ回路の提供をその目的としたものであ
る。

以下第１図以降に即し、本発明の実施例につき
説明する。

第１図は、本発明によるシフトレジスタをｍビ
ツトで一般化した概略を示しているが、基本的な
１ビツト分のシフトレジスタ単位回路ｎ_i（ｉ＝
１，２，…，ｍ）は、第一相（φ^＋）の単極性乃
至両極性電源E₁にて駆動される第一相回路要素
n¹ _iと、第二相（φ_２）の単極性乃至両極性電源
E₂にて駆動される第二相回路要素n² _iと、から各
構成される。

第一、第二各回路要素n¹ _i，n² _iは、後述の所か
らも顕らかとなるように、駆動電源E₁，E₂の位
相が異なつているだけであつて、静的な構成は同
一で良いものである。

そこで、１ビツト用単位回路ｎ_i中の各回路要
素ｎ^j _i（ｊ＝１，２）を代表してn¹ ₁を採り上げ、
第２図にその回路構成を示して説明する。

本回路要素n¹ ₁は、また、二つのゲートG₁，G₂
を有している。各ゲートG₁，G₂の基本構成は、
昨今では準学術用語的に用いられる4JLゲートと
呼ばれる電流注入型閉ループジヨセフソンスイツ
チングゲートのそれを援用したものである。この
4JLゲートは、本出願人が特開昭56−32830号と
して開示したものを基本とし、その後、各種、改
良、応用の施されているものであつて、その構
成、動作は当業者に公知となつている。

そこで、構成も簡単且つ特徴的なものに留めて
説明すると、各ゲートG₁，G₂に用いた基本スイ
ツチングゲートG₀は、四つのジヨセフソン接合
J₁₁，J₂₁，J₃₁，J₄₁；J₁₂，J₂₂，J₃₂，J₄₂で閉ループ
を形成し、接合J₁₁，J₂₁；J₁₂，J₂₂の間からは制御
端子Ｐ_C1；Ｐ_C2を、接合J₁₁，J₃₁；J₁₂，J₃₂の間か
らはゲート端子Ｐ_G1；Ｐ_G2を、接合J₂₁，J₄₁；
J₂₂，J₄₂の間からはアース端子Ｐ_E1；Ｐ_E2を、
夫々引き出した三端子型のもので、一般にゲート
端子、アース端子の二点を界に左右ブランチ（枝
回路）として閉ループを分けて考えることが多
い。また、一般に、電流ゲインを採るため、及び
所定のシーケンス依存性の動作を確保するため
に、制御端子Ｐ_C1；Ｐ_C2のある方のブランチ（図
示の場合、左ブランチ）中の接合の臨界電流値は
他方のブランチ中の直列接合の各々のそれよりは
小さく、一般に1/2〜1/3程度に採られる。

このような公知スイツチングゲートG₀，G₀
を、本発明では次のように結線し、必要に応じて
付属受動素子を加えて第一ゲート部G₁、第二ゲ
ート部G₂、及び両ゲート部の有機的結合から成
る第一相電源駆動回路要素n¹ ₁を構成している。

第一ゲート部G₁に用いた4JLゲートG₀のゲート
端子Ｐ_G1は、負荷抵抗Ｒ_L1を介して次段のラツチ
ング用第二ゲート部G₂の4JLゲートG₀の制御入力
端子Ｐ_C2に接続している。

第一ゲート部G₁の4JLゲートG₀の制御端子Ｐ_C1
は、以下の肯定ラツチ動作のタイミング入力端子
Ｐ_Tとなるが、抵抗Ｒ_P1を介してE₁端子からの入
力電流を分流的に受けている。またゲート端子Ｐ
_G1は本回路要素n¹ ₁乃至１ビツト用単位回路n₁の
入力信号端子Ｓとして用いられる。

一方、第二ゲート部G₂に用いた4JLゲートG₀に
あつては、出力負荷抵抗Ｒ_L2は本回路n¹ ₁の出力
電流を得る抵抗としてそのまま働き、ゲート端子
Ｐ_G2には電源入力端子E₁から分流抵抗Ｒ_P2を通じ
て電源電流が供給される。

また、両基本ゲートG₀，G₀の各制御入力端子
Ｐ_C1，Ｐ_C2と接地間には入力抵抗Ｒ_S1，Ｒ_S2が付
され、前段の第一ゲート部G₁においてはタイミ
ング入力端子Ｐ_Tと基本ゲートG₀の制御端子Ｐ_C1
間には入力スイツチング接合Ｊ_io1も配されてい
る。

本回路n¹ ₁の動作を第３図示のタイミングチヤ
ートと共に説明すると、信号入力端子Ｓに電流と
しての入力信号Ｉ_sが加わつているか否かの判別
は、電源信号電流Ｉ_E1の立ち上がり時点（ｔ＝
１，２，３，４で図示）で行なわれ、時刻ｔ＝
1′で示すように、電源信号電流Ｉ_E1が立ち上がつ
た後に入力信号電流Ｉ_sに変化があつてもこれは
サンプルされず、従つて本回路n¹ ₁は電源信号電
流（前段のゲートG₁においてのタイミング電
流）の立ち上がり時点でサンプルした入力信号の
ラツチ機能を持ち、予め述べておくと、このラツ
チングは入力信号電流Ｉ_sの論理値と同じ出力信
号電流Ｉ_OUT1を出力する肯定的なものとなる。

上記動作は基本ゲートG₀の動作が公知である
ことから当業者であれば疑問の余地のないもので
あるが、やや詳しく補助的、定性的な説明を付し
ておく。尚、便宜的に、各信号電流は、それ等が
流れている時の論理“１”に対応させる。

第３図中、脈流電源信号Ｉ_E1の所定周期での各
立ち上がり時刻をｔ＝１，２，３，４で表すと、
時刻ｔ＝１で示すように、電源信号Ｉ_E1が立ち上
がつた時に信号電流Ｉ_sが論理“０”であると、
出力信号電流Ｉ_OUTも論理“０”である。

即ち、電源信号電流Ｉ_E1は、抵抗Ｒ_P1，Ｒ_P2の
抵抗値比逆数に応じた分流比で、第一ゲート部
G₁のタイミング入力Ｐ_Tを介して制御端子Ｐ_C1へ
流入する分流Ｉ_T1と、第二ゲート部G₂のゲート端
子Ｐ_G2から閉ループ中に流入する分流Ｉ_G1とに分
かれ流れるが、第一ゲート部G₁において、タイ
ミング電流乃至制御電流Ｉ_T1がタイミング入力端
子Ｐ_Tから閉ループ乃至基本ゲート部G₀の制御端
子Ｐ_C1、接合J₂₁を介して接地に流れると、両端
子Ｐ_T，Ｐ_C1間に直列に挿入され、臨界電流値が
接合J₂₁のそれよりも小さく選ばれている入力接
合Ｊ_io1が電圧状態乃至高インピーダンス状態にス
イツチし、この電流Ｉ_T1は、この時点で分流比が
抵抗Ｒ_P1と入力抵抗Ｒ_S1の和対抵抗Ｒ_P2となるこ
とによりやや減つた状態で専ら入力抵抗Ｒ_S1を流
れるに過ぎず、閉ループ中には流入することがな
い。

同時に、この時点では、この第一ゲート部G₁
の出力抵抗Ｒ_L1には当然、電流が流れないから、
第二ゲート部G₂の基本ゲートG₀乃至閉ループは
電源分流信号Ｉ_G1のみの流入を受けるだけであ
り、第一ゲート入力接合Ｊ_ioのスイツチによりこ
の電流Ｉ_G1が増すとは言つても、この電流Ｉ_G1の
みでは基本ゲートG₀を電圧状態に遷移させるこ
とのないように閉ループ中の各接合J₁₂〜J₄₂の臨
界電流値が設定されているため、出力負荷抵抗Ｒ
_L2中の出力電流Ｉ_OUT1は論理“０”、即ち流れな
い。

そして、この状態は、一旦、電源信号が立ち下
がつて次に時刻ｔ＝２で立ち上がるまで続き、時
刻ｔ＝１と時刻ｔ＝２との間の例えば時刻ｔ＝
1′において、入力信号電流Ｉ_sが“１”に立ち上
がつても、これがサンプルされることはない。第
一ゲート部G₁において、既述のように既に入力
接合がスイツチしているため、入力信号電流Ｉ_s
のみでは第一ゲート部基本ゲートが電圧状態にス
イツチすることのないように各接合J₁₁〜J₄₁の臨
界電流値が選ばれるからである。勿論、設計上
は、最大入力信号電流値Ｉ_sの値を先ず把握し、
この電流値のみでは基本ゲートG₀がスイツチし
ないように各接合の臨界電流値を定める作業とな
るが、このような作業は現在の技術で元因り可能
である。

時刻ｔ＝1′以降に示すように、入力信号電流流
Ｉ_sが“１”となつている状態において、時刻ｔ
＝２で示すように、電源信号Ｉ_E1が“０”から
“１”に立ち上がると、当該入力信号論理値はサ
ンプルされ、本回路要素n¹ ₁の出力負荷抵抗Ｒ_L2
に同じ論理値“１”の出力信号Ｉ_OUT1が得られ
る。

入力信号Ｉ_sが信号入力端子Ｓから流入してい
ると、当初（即ち時刻ｔ＝1′とｔ＝２との間）、
この信号電流Ｉ_sは、第一ゲート出力抵抗Ｒ_L1に
比し十分に低インピーダンスである第一ゲート部
基本ゲートG₀中を専ら流れる。

この状態で時刻ｔ＝２で示すように電源信号電
流Ｉ_E1が立ち上がると、分流Ｉ_T1がタイミング入
力Ｐ_Tから既にゲート電流として信号電流Ｉ_sの流
入している閉ループG₀に制御端子Ｐ_C1を介し流入
してくるが、先の時刻ｔ＝１における場合と異な
り、入力接合Ｊ_io1に関して信号電流Ｉ_sの分流分
はタイミング電流Ｉ_T1と逆方向となるため、恰か
も相殺し合うかのように作用し、この入力接合Ｊ
_io1はスイツチすることがない。

一方、左ブランチ中にあつて制御端子Ｐ_C1と接
地端子Ｐ_E1間に配された接合J₂₁に関しては、こ
の両電流、即ち信号電流Ｉ_sの左ブランチ分流分
とタイミング電流Ｉ_T1とは重畳的に作用するた
め、この接合J₂₁は電圧状態にスイツチする。す
ると、信号入力電流Ｉ_sは殆ど総てが右ブランチ
中を流れ、同時に左ブランチ中の上側の接合J₁₁
を介して流れてくるタイミング信号電流Ｉ_Tの殆
どがこれに重畳されるため、右ブランチ中の両直
列接合J₃₁，J₄₁が共に電圧状態にスイツチする。
即ち、これ等接合の臨界電流値は、上記両電流の
重畳でこれ等接合がスイツチするように設定して
おく。

このようにして右ブランチ中の両接合J₃₁，J₄₁
がスイツチすると、信号電流は接合J₁₁，Ｊ_io1を
介して入力抵抗Ｒ_S1に大きく流れ込む。これによ
り、少く共、接合J₁₁が電圧状態にスイツチする
と、第一ゲート部はゲートとして高インピーダン
ス状態になり、入力信号電流Ｉ_sは、今度はその
殆どが出力抵抗Ｒ_L1を介して第二ゲート部G₂の基
本ゲートG₀中に流入する。このようになると、
第一ゲート部において入力信号電流Ｉ_sとタイミ
ング電流Ｉ_T1とは独立の系となり、このことから
すれば、この時点においての入力接合Ｊ_ioは回路
から外れているのと等価であるから、零電圧状態
にあろうが電圧状態に遷移していようが構わな
い。

第一ゲート部出力電流が第二ゲート部に与えら
れると、先の説明で電源信号電流分流分、乃至タ
イミング信号電流Ｉ_T1の作用を第二ゲート部への
出力信号の作用として、信号電流Ｉ_sの作用を第
二ゲート部基本ゲートG₀への電源信号電流分流
分、乃至ゲート電流Ｉ_G1の作用として、夫々読み
代えれば、同様のメカニズムにより、第３図中、
出力電流Ｉ_OUT1で示すように、時刻ｔ＝２におい
てこの電流Ｉ_OUT1は論理“１”となることが分か
る。勿論、各段のスイツチング時間を無視しての
説明であるが、周知のように、この種ジヨセフソ
ンスイツチングゲートのスイツチング時間ま極め
て短い。

上記した第２図示回路要素n¹ ₁と同じものをn² ₁
として用いて第１図におけるn₁、即ちシフトレジ
スタ基本要素としての１ビツトシフトレジスタ回
路n₁を構成したものが第４図示の回路である。

このシフトレジスタ回路の動作を位相φ_１，φ
_２が180゜異なる単極性の電源E₁，E₂を用いた場
合に就き、第５図のタイミングチヤートも参照し
て説明する。ここでは、前段にもシフトレジスタ
があるものとして、入力信号Ｉ_s（Ｉ_s1）は電源
信号Ｉ_E1に同期しているものとする。先ず始め
に、入力信号Ｉ_s乃至Ｉ_s1は、ラツチ回路niにより
サンプリングされる。サンプリングのタイミング
は、電源Ｉ_E1の立上り時点である（ｔ＝１，ｔ＝
３，ｔ＝５，ｔ＝７，ｔ＝９）。既述のメカニズ
ムにより、サンプリングした入力信号論理に応じ
た出力信号Ｉ_OUT1は、第一相電源信号Ｉ_E1の持続
する間に出力が保持され、従つてn¹ ₁の出力Ｉ_OUT
１は電源信号Ｉ_E1に同期することになる。一段目
の第一相駆動ラツチ回路n¹ ₁の出力は、負荷抵抗
Ｒ_L2を介して二段目の第二相駆動ラツチ回路n² ₁
に流入する。電源電流Ｉ_E1，Ｉ_E2間で両者の電源
パルス波形がある時間だけオーバーラツプすよう
にすれば、前段出力Ｉ_OUT1の論理は第二相電源電
流これを入力信号電流Ｉ_s2としてＩ_s1と同様に考
えれば分かるように、第二相電源Ｉ_E2の立上り時
点でラツチされ、第二相電源電流Ｉ_E2に同期した
出力Ｉ_OUT2が得られる。この出力Ｉ_OUT2は１ビツ
ト基本シフトレジスタn₁の出力端子O₁に表れる
出力Ｉ_OUT(o1)である。

本回路では、入力信号が“０”→“１”の順序
の場合、時刻ｔ＝４〜５に示すように、第二相ク
ロツクＩ_E2信号が立上つた後でＩ_OUT1が“１”に
なる現象がおこつても、上述のように回路n¹ ₁，
n² ₁はラツチ回路としての機能をもつため、後段
のラツチ回路n² ₁の出力Ｉ_OUT2は変化することが
ない。

第５図示のタイミングチヤートからも顕かなよ
うに、Ｉ_s，Ｉ_OUT2乃至Ｉ_OUT(o1)は共に第二相ク
ロツクＩ_E2に同期した信号であるが、出力信号Ｉ
_OUT(o1)は入力信号Ｉ_sよりも一周期だけ遅れてい
て、けだし、本回路には所期の１ビツトシフトレ
ジスタ機能があることを示している。

第１図示のようなｍビツトシフトレジスタの概
念は、第４図示の１ビツトシフトレジスタn₁をｍ
段、カスケードに接続することにより第６図示の
ように具現できる。図示の場合は直列読み出しし
か示していないが、例えば各段の出力O₁，O₂，
…，Omと接地間に後段の電流駆動に支障のない
高抵抗を付してその両端から電圧変換による論理
値を並列に読み出すこともできるし、諸条件を適
当にすれば分流的に電流レベルのままでの並列読
み出しも可能である。尚、前段ラツチの入力ジヨ
セフソン接合Ｊ_ioはこれを用いなく共、動作する
条件は設定できる。

以上のよに、本発明によれば、入力信号を電源
信号に同期してシフトさせるシフトレジスタ回路
として、確実である信頼性のある動作を得ながら
も構成至便なシフトレジスタ回路が提供でき、殊
に多相脈流電源方式をとるコンピユータ回路系の
重要な構成子として、ジヨセフソンコンピユータ
の実現にも大きく寄与し得るものである。

【図面の簡単な説明】

第１図はシフトレジスタ回路の概念構成の説明
図、第２図はシフトレジスタ回路に用いるラツチ
回路の構成図、第３図はラツチ回路の動作のタイ
ミングチヤート的な説明図、第４図は本発明基本
的実施例としての１ビツトシフトレジスタ回路の
構成図、第５図は第４図示１ビツトシフトレジス
タのタイムチヤート的な動作説明図、第６図は第
二実施例としてのｍビツトシフトレジスタの構成
図、である。 図中、ｎ_i（ｉ＝１，２，…，ｍ）は１ビツト
シフトレジスタ、E₁，E₂は第一、第二相電源信
号、Ｉ_sは入力信号、Ｉ_OUT（ｎ_i）は出力信号、
Ｊはジヨセフソン接合、である。

Claims (1)

【特許請求の範囲】
1. １ ジヨセフソン接合素子を含み、ゲート端子、
   アース端子、制御端子の三端子を有する電流注入
   型閉ループジヨセフソンスイツチングゲートを二
   つ用いて第一、第二ゲートとなし、第一ゲートの
   上記制御端子をタイミング入力端子、上記ゲート
   端子を信号入力端子とすると共に、該第一ゲート
   のゲート端子を上記第二ゲートの制御端子に接続
   し、該第二ゲートのゲート端子を電源入力端子と
   する一方で、上記第一ゲートタイミング入力端子
   を該電源入力端子に接続し、もつて上記第二ゲー
   トのゲート端子とアース側端子間に介在する負荷
   抵抗に出力電流を選択的に取り出す肯定ラツチ回
   路を二段に接続し、各段の上記電源入力端子に
   は、互いに位相の異なる電源信号を供給すること
   を特徴とするジヨセフソンシフトレジスタ回路。