JPS6240724A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPS6240724A
JPS6240724A JP18081885A JP18081885A JPS6240724A JP S6240724 A JPS6240724 A JP S6240724A JP 18081885 A JP18081885 A JP 18081885A JP 18081885 A JP18081885 A JP 18081885A JP S6240724 A JPS6240724 A JP S6240724A
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JP
Japan
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layer
tisi
gate
tin
substrate
Prior art date
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Application number
JP18081885A
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Japanese (ja)
Inventor
Yasuo Arima
康雄 有馬
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS6240724A publication Critical patent/JPS6240724A/en
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Abstract

PURPOSE:To suppress an increase in a wiring resistance without reducing a film thickness by the pretreatments of steps by eliminating an etching of a TiSi electrode with HF solutions. CONSTITUTION:An SiO2 layer 2 is coated by thermal oxidation as a gate insulat ing layer on a semiconductor substrate 1. Then, an Si layer 3 and a TiSi layer 4 are sequentially coated, and the substrate is then annealed in N2 to form a TiN layer 5. The layers 5, 4, 3 are patterned by anisotropic etching of an RIE method to form gates 5A-3A. The TiSi gate protected by the TiN on the surface is formed by the above steps, an N-type is implanted to the gate in a self-alignment of form an n<+> type source and drain regions 11, 12, thereby forming an essential portion of an FET.

Description

【発明の詳細な説明】 〔概要〕 電極の配線抵抗低減のためにチタンシリサイド(TiS
i)層を形成した場合、Ti5iiiは種々の工程の前
処理に用いる弗酸(HF)に侵されやすいため、その表
面に窒化チタン(TiN)を形成して、HF系液からT
iSi層を保護する。
[Detailed description of the invention] [Summary] Titanium silicide (TiS) is used to reduce the wiring resistance of electrodes.
i) When a layer is formed, Ti5iii is easily attacked by hydrofluoric acid (HF) used for pretreatment in various processes, so titanium nitride (TiN) is formed on its surface to remove T from the HF-based liquid.
Protect the iSi layer.

〔産業上の利用分野〕[Industrial application field]

本発明はTiSi層を有する電極を含む半導体装置の製
造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device including an electrode having a TiSi layer.

デバイスの高速化の要請より、配線抵抗に起因する遅延
を小さくするため、電界効果トランジスタ(PET)は
多結晶珪素(ポリSt)ゲートから高融点金属のシリサ
イドゲートに移行されつつある。
Due to the demand for higher speed devices, field effect transistors (PETs) are being shifted from polycrystalline silicon (polySt) gates to refractory metal silicide gates in order to reduce delays caused by wiring resistance.

TiSiはシリサイドの中で最も抵抗が低く有利である
が、HF系液に侵されやすく、工程を経るごとに膜厚が
減少するため、これに対する対策が要望されている。
TiSi is advantageous because it has the lowest resistance among silicides, but it is easily attacked by HF-based liquids and the film thickness decreases with each step, so there is a need for countermeasures against this problem.

〔従来の技術〕[Conventional technology]

第3図(1)、(2)は従来例によるTiSi電極の形
成工程を工程順に説明する断面図である。
FIGS. 3(1) and 3(2) are cross-sectional views illustrating the steps of forming a TiSi electrode according to a conventional example.

この例では、TtSi[をF’ETのゲート電極に用い
た場合について説明する。
In this example, a case will be described in which TtSi[ is used for the gate electrode of F'ET.

珪素(Si)基板上にゲート酸化膜としての二酸化珪素
(SiO□)層を介してTiSi層を直接被着するとゲ
ート酸化膜の耐圧が低下するため、通常Ti5iFiの
下地にポリSiJwを敷き、ポリサイドと呼ばれるTi
Si /ポリSiの複合層が用いられている。
If a TiSi layer is directly deposited on a silicon (Si) substrate via a silicon dioxide (SiO□) layer as a gate oxide film, the withstand voltage of the gate oxide film will decrease. Ti called
A composite layer of Si/poly-Si is used.

第3図(1)において、lは半導体基板で、例えばp型
珪素(St)基板を用い、この上にゲート絶縁層として
二酸化珪素(SiO□)層2を熱酸化により被着する。
In FIG. 3(1), l is a semiconductor substrate, for example a p-type silicon (St) substrate, on which a silicon dioxide (SiO□) layer 2 is deposited as a gate insulating layer by thermal oxidation.

つぎにSiO□N2の上に、ゲート材料として通常の化
学気相成長(CVD)法によりポリSi層3、およびス
パッタによりTiSi層4を順次形成する。
Next, on the SiO□N2, a poly-Si layer 3 and a TiSi layer 4 are sequentially formed as a gate material by the usual chemical vapor deposition (CVD) method and by sputtering.

TiSiの形成は、つぎのようにして行う。Formation of TiSi is performed as follows.

(1)TiターゲットとSiターゲットを別々に用いた
コスパソタ(TiとSiを別々に同時堆積する方法で、
ターゲットの純度はよいが、装置が複雑になり、枚葉式
装置には不向きである)によるか、またはTiSiの合
金ターゲット(TiとSiの粉末を高温、あるいは低温
で混ぜプレスしたもので、純度が悪い)を用いたTiS
iのスパッタによる。この場合はパターニングの際のエ
ツチングによりTiSi層が庇状に突出してポリSi層
がアンダカットされるという欠点がある。
(1) Cospasota using Ti and Si targets separately (a method in which Ti and Si are deposited separately and simultaneously,
The purity of the target is good, but the equipment is complicated and it is not suitable for single wafer type equipment), or the purity of the TiSi alloy target (Ti and Si powders mixed and pressed at high or low temperature) is used. TiS using
Due to sputtering of i. In this case, there is a drawback that the TiSi layer protrudes like an eave due to etching during patterning and the polySi layer is undercut.

(2)  スパッタによりTiのみをポリSi上に被着
し、加熱によるTiとSiの固相反応により形成する。
(2) Only Ti is deposited on poly-Si by sputtering and formed by a solid phase reaction between Ti and Si by heating.

第3図(2)において、エツチングガスとして四弗化炭
素(CF4)を用いたりアクティブイオンエツチング(
RIE)法による垂直方向に優勢な異方性エツチングに
より、TiSi層4とポリSiN3をパターニングして
ゲート(4A、3A)を形成する。
In Fig. 3 (2), carbon tetrafluoride (CF4) is used as the etching gas, or active ion etching (
Gates (4A, 3A) are formed by patterning the TiSi layer 4 and poly-SiN3 by vertically dominant anisotropic etching using the RIE method.

以上の工程により、TiSiゲートが形成され、この後
ゲートにセルファラインしてn型不純物を注入してn+
型のソース、ドレイン領域1).12を形成してFET
の要部を形成する。
Through the above steps, a TiSi gate is formed, and after that, the gate is self-lined and n-type impurities are implanted to form an n+
Type source and drain regions 1). 12 and FET
Forms the main part of.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来例のTiSi電極は肝系液に侵されやすく、ボ’J
Siの多層構造におけるポリSi上のSiO□除去工程
や、AIとポリSi間、またはポリSiとポリSi間の
コンタクトをとるための前処理工程により膜厚が漸次減
少し、配線抵抗が増大する。
Conventional TiSi electrodes are easily attacked by liver fluid, and the body
The film thickness gradually decreases due to the SiO□ removal process on poly-Si in a Si multilayer structure, and the pre-treatment process to establish contact between AI and poly-Si, or between poly-Si and poly-Si, and wiring resistance increases. .

C問題点を解決するための手段〕 上記問題点の解決は、半導体基板(1)上にチタンシリ
サイド(TiSi)層(4)を形成し、窒素中の加熱に
より該チタンシリサイド層(4)の表面に窒化チタン(
TiN)層(5)を形成し、 前記窒化チタン層(5)、チタンシリサイド層(4)を
パターニングして電極(5A、4A)を形成する工程を
含む本発明による半導体装置の製造方法、および 半導体基板(1)上の電極形成部に選択的にチタンシリ
サイド(TiSL)層(4A)を形成し、窒素中の加熱
によりチタンシリサイド層(4A)の表面に窒化チタン
(TiN) JLj (5A)を形成する工程を含む本
発明による半導体装置の製造方法により達成される。
Means for Solving Problem C] To solve the above problem, a titanium silicide (TiSi) layer (4) is formed on a semiconductor substrate (1), and the titanium silicide layer (4) is heated in nitrogen. Titanium nitride on the surface (
A method for manufacturing a semiconductor device according to the present invention, comprising forming a TiN layer (5) and patterning the titanium nitride layer (5) and the titanium silicide layer (4) to form electrodes (5A, 4A); A titanium silicide (TiSL) layer (4A) is selectively formed on the electrode formation portion on the semiconductor substrate (1), and titanium nitride (TiN) JLj (5A) is formed on the surface of the titanium silicide layer (4A) by heating in nitrogen. This is achieved by a method of manufacturing a semiconductor device according to the present invention, which includes a step of forming a semiconductor device.

〔作用〕[Effect]

本発明は、肝系液が5iOzやTiSiを侵しやすく、
TiNを侵さないことに着目して、窒素(N2)アニー
ルによりTiSi表面にTiN層を形成して、IP系液
に対する保護膜とするものである。
In the present invention, liver fluid easily invades 5iOz and TiSi,
Focusing on the fact that it does not attack TiN, a TiN layer is formed on the TiSi surface by nitrogen (N2) annealing to serve as a protective film against IP-based liquids.

〔実施例〕〔Example〕

第1図(1)、(2)は第1の発明によるTiSi電極
の形成工程を工程順に説明する断面図である。
FIGS. 1(1) and 1(2) are cross-sectional views illustrating the steps of forming a TiSi electrode according to the first invention in order of process.

この例においても、従来例の第3図と同様にゲート電極
について説明する。
In this example as well, the gate electrode will be explained in the same manner as in the conventional example shown in FIG.

□1゜301.おい7.16よ工4□カ、。1)え4よ
    )p型Si基板を用い、この上にゲート絶縁層
として厚さ100〜300人のSiO□層2を熱酸化に
より被着する。
□1゜301. Hey 7.16, 4□ka. 1) E4) A p-type Si substrate is used, and a SiO□ layer 2 having a thickness of 100 to 300 layers is deposited thereon as a gate insulating layer by thermal oxidation.

つぎにSiO□層2の上に、ゲート材料として厚さ10
00〜3000人のポリSi層3、および厚さ1000
〜1500人(7) T i S i層4を1)1)′
r次被着スル。
Next, on top of the SiO□ layer 2, a thickness of 10
00-3000 poly-Si layer 3, and thickness 1000
~1500 people (7) T i S i layer 4 1) 1)'
rth adhesion.

ここまでの工程は従来例の第3図と全く同様である。The steps up to this point are exactly the same as those shown in FIG. 3 of the conventional example.

Ti5iJiiの形成は、基板全面にTiを堆積し、5
00〜600°Cでアルゴン(Ar)中でアニールして
、TiとSiの固相反応により形成してもよい。
To form Ti5iJii, Ti is deposited on the entire surface of the substrate and 5
It may be formed by a solid phase reaction between Ti and Si by annealing in argon (Ar) at 00 to 600°C.

つぎに、基板をN2中で600〜900℃に加熱してア
ニールを行い、Ti54層4の表面に厚さ100〜30
0人のTiN層5を形成する。
Next, the substrate is annealed by heating to 600-900°C in N2, and the surface of the Ti54 layer 4 is coated with a thickness of 100-30°C.
0 TiN layer 5 is formed.

第1図(2)において、従来例の第3図と全く同様にI
?IE法を用いた異方性エツチングにより、TiN層5
とTi54層4とポリSi層3とをパターニングしてゲ
ート(5A、4A、3A)を形成する。
In Fig. 1 (2), I
? The TiN layer 5 is etched by anisotropic etching using the IE method.
Then, the Ti54 layer 4 and the poly-Si layer 3 are patterned to form gates (5A, 4A, 3A).

以上の工程により、表面をTiNで保護したTiSiゲ
ートが形成され、この後ゲートにセルファラインしてn
型不純物を注入しでn゛型のソース、ドレイン領域1)
.12を形成してFETの要部を形成する。
Through the above steps, a TiSi gate whose surface is protected with TiN is formed, and after that, the gate is self-lined and n
N-type source and drain regions by implanting type impurities 1)
.. 12 to form the main part of the FET.

第2図(1)、(2)は第2の発明によるTiSi電極
の形成工程を工程順に説明する断面図である。
FIGS. 2(1) and 2(2) are cross-sectional views illustrating the steps of forming a TiSi electrode according to the second invention in order of process.

この例においても、従来例の第3図と同様にゲート電極
について説明する。
In this example as well, the gate electrode will be explained in the same manner as in the conventional example shown in FIG.

第2図(1)において、1は半導体基板で、例えばp型
Si基板を用い、この上にゲート絶縁層として厚さ10
0〜300人のSi02層2を熱酸化により被着する。
In FIG. 2 (1), 1 is a semiconductor substrate, for example, a p-type Si substrate, and a gate insulating layer with a thickness of 10 mm is formed on this substrate.
A layer 2 of 0 to 300 Si02 is deposited by thermal oxidation.

つぎにSiO□層2の上に、ゲート材料として厚さ10
00〜3000人のポリSiNを被着し、バターニング
により電極パターンとしてのポリSi層3Aを形成する
Next, on top of the SiO□ layer 2, a thickness of 10
00 to 3000 layers of poly-SiN is deposited and patterned to form a poly-Si layer 3A as an electrode pattern.

つぎに、Tiを基板全面に堆積し、500〜600℃で
Ar中でアニールして、TiとSiの固相反応によりポ
リ51層3A上にのみ選択的にTiSi層4Aを形成す
る。
Next, Ti is deposited on the entire surface of the substrate and annealed in Ar at 500 to 600° C. to selectively form a TiSi layer 4A only on the poly 51 layer 3A by a solid phase reaction between Ti and Si.

第2図(2)において、基板をN2中で600〜900
℃に加熱してアニールを行い、TiSi層4Aの表面に
厚さ100〜300人のTiNJti5Aを形成する。
In Figure 2 (2), the substrate was heated to 600 to 900 in N2.
C. for annealing to form a TiNJti5A layer with a thickness of 100 to 300 nm on the surface of the TiSi layer 4A.

以上の工程により、表面をTiNで保護したTiSiゲ
ートが形成され、この後ゲートにセルファラインしてn
型不純物を注入してn′″型のソース、ドレイン領域1
).12を形成してPETの要部を形成する。
Through the above steps, a TiSi gate whose surface is protected with TiN is formed, and after that, the gate is self-lined and n
Type impurities are implanted to form n''' type source and drain regions 1.
). 12 to form the main part of PET.

実施例においては、半導体基板としてn型Si基板を用
いたが、p型Si基板を用いても発明の要旨は変わらな
い。
In the embodiment, an n-type Si substrate was used as the semiconductor substrate, but the gist of the invention does not change even if a p-type Si substrate is used.

また実施例においては、ゲート電極について説明したが
・それ以外の電極乃至は配線層についても本発明は適用
できる。
Although the embodiments have been described with respect to gate electrodes, the present invention can also be applied to other electrodes or wiring layers.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように本発明によるTiSi電極は
IIF系液に侵されないため、各工程の前処理により膜
厚が減少することなく、従って配線抵抗の増大を抑制で
きる。
As explained in detail above, since the TiSi electrode according to the present invention is not attacked by the IIF-based liquid, the film thickness is not reduced by the pretreatment of each step, and therefore, an increase in wiring resistance can be suppressed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(1)、(2)は第1の発明によるTiSi電極
の形成工程を工程順に説明する断面図、 第2図(1)、(2)は本第2の発明によるTiSi電
極の形成工程を工程順に説明する断面図、 第3図(1)、(2)は従来例によるTi’Si電極の
形成工程を工程順に説明する断面図である。 図において、 1は半導体基板で、例えばp型Si基板、2はゲート絶
縁層でSiO2層、 3はゲート材料でポリSi層、 4はゲート材料でTiSi層、 5はHP保護層でTiN層 ネ、衾明グぴ呈2説明す5虜口司2(?)第 2 図
FIGS. 1 (1) and (2) are cross-sectional views explaining step-by-step the process of forming a TiSi electrode according to the first invention; FIGS. 2 (1) and (2) are cross-sectional views showing the formation of a TiSi electrode according to the second invention. Cross-sectional views explaining the steps in the order of the steps. FIGS. 3(1) and 3(2) are cross-sectional views explaining the steps of forming the Ti'Si electrode according to the conventional example in the order of the steps. In the figure, 1 is a semiconductor substrate, for example, a p-type Si substrate, 2 is a gate insulating layer, which is an SiO2 layer, 3 is a gate material, which is a poly-Si layer, 4 is a gate material, which is a TiSi layer, and 5 is an HP protective layer, which is a TiN layer layer. Figure 2

Claims (2)

【特許請求の範囲】[Claims] (1)半導体基板(1)上にチタンシリサイド(TiS
i)層(4)を形成し、窒素中の加熱により該チタンシ
リサイド層(4)の表面に窒化チタン(TiN)層(5
)を形成し、前記窒化チタン層(5)、チタンシリサイ
ド層(4)をパターニングして電極(5A、4A)を形
成する工程を含むことを特徴とする半導体装置の製造方
法。
(1) Titanium silicide (TiS) is placed on the semiconductor substrate (1).
i) Form a layer (4) and heat it in nitrogen to form a titanium nitride (TiN) layer (5) on the surface of the titanium silicide layer (4).
) and patterning the titanium nitride layer (5) and the titanium silicide layer (4) to form electrodes (5A, 4A).
(2)半導体基板(1)上の電極形成部に選択的にチタ
ンシリサイド(TiSi)層(4A)を形成し、窒素中
の加熱によりチタンシリサイド層(4A)の表面に窒化
チタン(TiN)層(5A)を形成する工程を含むこと
を特徴とする半導体装置の製造方法。
(2) A titanium silicide (TiSi) layer (4A) is selectively formed on the electrode formation part on the semiconductor substrate (1), and a titanium nitride (TiN) layer is formed on the surface of the titanium silicide layer (4A) by heating in nitrogen. A method for manufacturing a semiconductor device, comprising the step of forming (5A).
JP18081885A 1985-08-17 1985-08-17 Manufacture of semiconductor device Pending JPS6240724A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283214A (en) * 1994-04-04 1995-10-27 Mitsubishi Electric Corp Manufacture of semiconductor device

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JPS56100475A (en) * 1980-01-16 1981-08-12 Fujitsu Ltd Manufacture of semiconductor device
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