JP2805035B2 - Thin film transistor - Google Patents

Thin film transistor

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JP2805035B2 JP2140580A JP14058090A JP2805035B2 JP 2805035 B2 JP2805035 B2 JP 2805035B2 JP 2140580 A JP2140580 A JP 2140580A JP 14058090 A JP14058090 A JP 14058090A JP 2805035 B2 JP2805035 B2 JP 2805035B2
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Description

【発明の詳細な説明】 『産業上の利用分野』 本発明は非単結晶半導体薄膜を用いた薄膜トランジス
タ(以下にTFTともいう)及びその製造方法に関するも
のであり、特に液晶ディスプレー,イメージセンサー等
に適用可能な高信頼性を持つ薄膜トランジスタに関す
る。
The present invention relates to a thin film transistor (hereinafter also referred to as a TFT) using a non-single-crystal semiconductor thin film and a method of manufacturing the same, and particularly to a liquid crystal display and an image sensor. The present invention relates to a thin film transistor having high reliability that can be applied.

『従来の技術』 最近、化学的気相法等によって、作製された非単結晶
半導体薄膜を利用した薄膜トランジスタが注目されてい
る。
[Background Art] In recent years, a thin film transistor using a non-single-crystal semiconductor thin film manufactured by a chemical vapor deposition method or the like has attracted attention.

この薄膜トランジスタは、絶縁性基板上に前述の如く
化学的気相法等を用いて形成されるので、その作製雰囲
気温度が最高で500℃程度と低温で形成でき、安価なソ
ーダーガラス,ホウケイ酸ガラス等を基板として用いる
ことができる。
Since this thin film transistor is formed on an insulating substrate by the chemical vapor deposition method as described above, its fabrication atmosphere temperature can be formed at a low temperature of about 500 ° C. at the highest, and it is inexpensive soda glass and borosilicate glass. Can be used as a substrate.

この薄膜トランジスタは電界効果型であり、いわゆる
MOSFETと同様の機能を有しているが、前述の如く安価な
絶縁性基板上に低温で形成でき、さらにその作製する最
大面積は薄膜半導体を形成する装置の寸法にのみ限定さ
れるもので、容易に大面積基板上にトランジスタを作製
できるという利点を持っていた。このため多量の画素を
持つマトリクス構造の液晶ディスプレーのスイッチング
素子や一次元又は二次元のイメージセンサ等のスイッチ
ング素子として極めて有望である。
This thin film transistor is a field effect type, and is called a so-called thin film transistor.
Although it has the same function as a MOSFET, it can be formed at a low temperature on an inexpensive insulating substrate as described above, and the maximum area to be manufactured is limited only to the dimensions of a device for forming a thin film semiconductor, This has an advantage that a transistor can be easily manufactured over a large-area substrate. For this reason, it is very promising as a switching element of a liquid crystal display having a matrix structure having a large number of pixels or a one-dimensional or two-dimensional image sensor.

また、この薄膜トランジスタを作製するにはすでに確
立された技術であるフォトリソグラフィーが応用可能
で、いわゆる微細加工が可能であり、IC等と同様に集積
化を図ることも可能であった。
In addition, photolithography, which is an established technique, can be applied to fabricate this thin film transistor, so-called fine processing can be performed, and integration can be achieved in the same manner as ICs and the like.

この従来より知られたTFTの代表的な構造を第2図に
概略的に示す。
FIG. 2 schematically shows a typical structure of this conventionally known TFT.

(20)はガラスよりなる絶縁性基板であり、(21)は
非単結晶半導体よりなる薄膜半導体、(22),(23)は
ソースドレイン領域で、(24),(25)はソースドレイ
ン電極、(26)はゲート絶縁膜で(27)はゲート電極で
あります。
(20) is an insulating substrate made of glass, (21) is a thin film semiconductor made of a non-single-crystal semiconductor, (22) and (23) are source / drain regions, (24) and (25) are source / drain electrodes , (26) is the gate insulating film and (27) is the gate electrode.

このように構成された薄膜トランジスタはゲート電極
(27)に電圧を加えることにより、ソースドレイン(2
2),(23)間に流れる電流を調整するものでありま
す。
By applying a voltage to the gate electrode (27), the thin-film transistor having the above-described structure allows the source / drain (2
Adjusts the current flowing between 2) and (23).

この時、この薄膜トランジスタの応答速度は次式で与
えられる。
At this time, the response speed of the thin film transistor is given by the following equation.

S=μ・V/L2 ここでLはチャネル長,μはキャリアの移動度,Vはゲ
ート電圧。
S = μ · V / L 2 where L is the channel length, μ is the carrier mobility, and V is the gate voltage.

この薄膜トランジスタに用いられる非単結晶半導体層
は半導体層中に多量の結晶粒界等を含んでおり、これら
が原因が単結晶の半導体に比べてキャリアの移動度が非
常に小さく、上式より判るようにトランジスタの応答速
度が非常に遅いという問題が発生していた。特にアモル
ファスシリコン半導体を用いた時その移動度はだいたい
0.1〜1(cm2/V・Sec)程度で、ほとんどTFTとして動作
しない程度のものであった。
The non-single-crystal semiconductor layer used for this thin film transistor contains a large amount of crystal grain boundaries and the like in the semiconductor layer, and the cause thereof is very small carrier mobility as compared with a single-crystal semiconductor. Thus, the problem that the response speed of the transistor is very slow occurs. Especially when using amorphous silicon semiconductor, its mobility is about
It was on the order of 0.1 to 1 (cm 2 / V · Sec) and hardly operated as a TFT.

このような問題を解決するには上式より明らかなよう
にチャネル長を短くすることと、キャリア移動度を大き
くすることが知られ、種々の改良が行われている。
In order to solve such a problem, it is known that the channel length is shortened and the carrier mobility is increased as is clear from the above equation, and various improvements have been made.

特にチャネル長Lを短くすると、その2乗で応答速度
に影響するので非常に有効な手段である。
In particular, when the channel length L is shortened, the response speed is affected by the square, which is a very effective means.

しかしながらTFTの特徴である大面積基板上に素子を
形成する場合、フォトリソラフィー技術を用いて、ソー
スドレイン間の間隔(だいたいのチャネル長に対応す
る)を10μm以下にすることは、その加工精度,歩留ま
り,生産コスト等の面から明らかに困難であり、TFTの
チャネル長を短くする手段として現在のところ有効な手
段は確立されていない。
However, when forming an element on a large-area substrate, which is a feature of TFT, using photolithography technology to reduce the distance between the source and drain (corresponding to the approximate channel length) to 10 μm or less requires processing accuracy, Obviously, it is difficult in terms of yield, production cost, etc., and no effective means has yet been established as a means to shorten the TFT channel length.

一方、半導体層自身の持つ移動度(μ)を大きくする
方法としては、TFTに使用する半導体層として単結晶半
導体または多結晶半導体を採用したり、TFTの活性層部
分を単結晶半導体または多結晶半導体とすることが行わ
れている。
On the other hand, to increase the mobility (μ) of the semiconductor layer itself, a single crystal semiconductor or a polycrystalline semiconductor is used as a semiconductor layer used for the TFT, or a single crystal semiconductor or a polycrystal Semiconductors are being used.

前者の方法では、半導体層を形成する際の温度を高く
する必要がある。一方、後者の方法は部分的に温度を高
くしてTFTの活性層部分を単結晶半導体または多結晶半
導体とするものであるが、いずれの方法においても通常
のTFT作製工程よりも若干高い温度が必要である。
In the former method, it is necessary to increase the temperature when forming the semiconductor layer. On the other hand, in the latter method, the temperature is raised partially to make the active layer portion of the TFT a single crystal semiconductor or a polycrystalline semiconductor. is necessary.

例えば、 (1) 非晶質半導体薄膜トランジスタにおいて、非晶
質シリコンの成膜温度は約250℃程度でその後の熱アニ
ール工程の温度は最大で400℃程度必要である。
For example, (1) In an amorphous semiconductor thin film transistor, the film formation temperature of amorphous silicon is about 250 ° C., and the temperature of the subsequent thermal annealing step needs to be about 400 ° C. at the maximum.

(2) 熱再結晶多結晶半導体薄膜トランジスタにおい
て、減圧CVD法による多結晶シリコンの成膜温度と熱に
よる再結晶化工程の必要温度は500〜650℃である。
(2) In a thermally recrystallized polycrystalline semiconductor thin film transistor, the film formation temperature of polycrystalline silicon by a low pressure CVD method and the temperature required for the recrystallization step by heat are 500 to 650 ° C.

(3) 活性層のみを多結晶化した薄膜トランジスタに
おいて、半導体層を形成するに必要なCVDの温度は250℃
〜450℃程度であるが、CWレーザによる活性層の再結晶
化工程では600℃を超える温度となる。
(3) In a thin film transistor in which only the active layer is polycrystallized, the CVD temperature required to form a semiconductor layer is 250 ° C.
Although it is about 450 ° C., the temperature exceeds 600 ° C. in the recrystallization step of the active layer by the CW laser.

このように薄膜トランジスタの製造工程においては避
けられない熱処理工程が存在している。
As described above, there is an inevitable heat treatment step in the manufacturing process of the thin film transistor.

一方、TFTはソーダ硝子等の基板上に形成されてお
り、特にスタガ型とコプラナ型はキャリアの表面導電チ
ャネルを持つ活性層がガラス基板と直接に接している。
On the other hand, a TFT is formed on a substrate such as soda glass, and in particular, in a staggered type and a coplanar type, an active layer having a surface conductive channel of a carrier is in direct contact with a glass substrate.

TFT製造工程では前述のように避けられない熱処理工
程が存在するので、硝子基板中に存在するナトリウム、
カリウム等のアルカリ不純物並びに金属等が外部に拡散
し、活性層やTFTを構成する半導体層に侵入する。これ
によりTFTは移動度の低下やしきい値の変動等デバイス
特性を悪化させたり、長期の信頼性に悪影響を与える。
In the TFT manufacturing process, there is an unavoidable heat treatment process as described above, so sodium existing in the glass substrate,
Alkali impurities such as potassium and metals diffuse to the outside and enter the active layer and the semiconductor layer forming the TFT. As a result, the TFT deteriorates device characteristics such as a decrease in mobility and a change in threshold value, and adversely affects long-term reliability.

また、TFTの動作により、TFT自身が発熱するこれによ
りガラス基板の温度が上昇し、同様に基板より不純物が
拡散して、TFTに影響を与える。
In addition, the TFT itself generates heat due to the operation of the TFT, whereby the temperature of the glass substrate rises, and similarly, impurities are diffused from the substrate to affect the TFT.

『発明の効果』 本発明は前述の如き問題解決するものであり、素子特
性の良い、長期の信頼性の高いTFTの構造を提供するこ
とをその目的とするものであります。
[Effect of the Invention] The present invention solves the above-mentioned problems, and an object of the present invention is to provide a TFT structure with good element characteristics and high long-term reliability.

『発明の構成』 本発明は上記の問題を解決する為に、TFT素子を形成
する前にガラス基板上にCVD法またはスパッタ法によりT
FT素子のゲート絶縁膜に使用可能な絶縁膜と同じ材料か
らなる膜を下地保護膜として設け、その下地保護膜上に
TFT素子を形成していることを特徴とするものでありま
す。
[Constitution of the Invention] The present invention solves the above-mentioned problem by forming a TFT on a glass substrate by a CVD method or a sputtering method before forming a TFT element.
A film made of the same material as the insulating film that can be used for the gate insulating film of the FT element is provided as a base protective film, and is formed on the base protective film
It is characterized by forming a TFT element.

すなわち、ガラス基板はゲート絶縁膜に使用可能な絶
縁膜、例えばシリコン酸化膜で覆われているためTFT作
製工程等での熱処理工程またはTFT動作時の発熱による
基板温度上昇時におけるガラス基板よりの不純物の拡散
を防止し、TFT素子の特性の向上および長期の信頼性向
上を実現することができるものであります。
That is, the glass substrate is covered with an insulating film that can be used as a gate insulating film, for example, a silicon oxide film. This prevents the diffusion of GaN and improves TFT device characteristics and long-term reliability.

以下に実施例を示し本発明を説明する。 Hereinafter, the present invention will be described with reference to examples.

『実施例1』 この実施例1に対応するプレーナ型薄膜トランジスタ
の概略的な作製工程を第1図に示す。
Example 1 FIG. 1 shows a schematic manufacturing process of a planar thin film transistor corresponding to Example 1.

まず、ガラス基板(1)としてソーダガラスを用い、
このソーダガラス(1)上に公知のスパッタリング法に
より全面に下地保護膜として酸化珪素(2)を300nm スパッタガス 酸素100% 反応圧力 0.5Pa RFパワー 400W 基板温度 150℃ 成膜速度 5nm/min 次にこれらの上にI型の非単結晶珪素半導体膜(3)
を公知のプラズマCVD法で約100nmの厚さに形成した。そ
の作成したその作製条件を以下に示す。
First, soda glass was used as the glass substrate (1),
On the soda glass (1), 300 nm of silicon oxide (2) is used as an underlayer protective film on the entire surface by a known sputtering method. Sputter gas Oxygen 100% Reaction pressure 0.5 Pa RF power 400 W Substrate temperature 150 ° C. Film formation rate 5 nm / min On these, an I-type non-single-crystal silicon semiconductor film (3)
Was formed to a thickness of about 100 nm by a known plasma CVD method. The conditions for the preparation are shown below.

基板温度 300℃ 反応圧力 0.05Torr Rfパワー(13.56MHz) 80W 使用ガス SiH4 その後所定のエッチング処理を行い第1図(A)に示
す状態を得た。
A substrate temperature of 300 ° C. The reaction pressure 0.05 Torr Rf power (13.56MH z) 80W using gas SiH 4 followed to obtain a state shown in FIG. 1 performs a predetermined etching process (A).

この後この活性層を多結晶化する為にエキシマレーザ
ーを使用して、この活性層に対してレーザーアニール処
理を施した。
Thereafter, the active layer was subjected to laser annealing using an excimer laser to polycrystallize the active layer.

その条件を以下に示す。 The conditions are shown below.

レーザエネルギー密度 200mJ/cm2 照射ショット数 50回 この上に低抵抗非単結晶半導体層としてN型の導電型
を有する非単結晶珪素膜(4)を形成する。この時の作
成条件は以下のとおりであった。
Laser energy density: 200 mJ / cm 2 Number of irradiation shots: 50 A non-single-crystal silicon film (4) having N-type conductivity is formed thereon as a low-resistance non-single-crystal semiconductor layer. The preparation conditions at this time were as follows.

基板温度 220℃ 反応圧力 0.05Torr Rfパワー(13.56MHz) 120W 使用ガス SiH4+PH3 膜厚 1500Å このN型の非単結晶珪素膜(4)は、その形成時にH2
ガスを多量に導入しRfパワーを高くして、微結晶化させ
て電気抵抗を下げたものを使用してもよい。
Substrate temperature 220 ° C. The reaction pressure 0.05 Torr Rf power (13.56MH z) 120W using gas SiH 4 + PH 3 thickness 1500Å non-single crystal silicon film of the N type (4), H 2 during its formation
A gas in which a large amount of gas is introduced to increase the Rf power to cause microcrystallization and reduce the electric resistance may be used.

次に公知のフォトリソグラフィー技術を用いて、この
非単結晶珪素膜(4)をソースドレイン領域(4)を残
しチャネル形成領域(7)をパターニングし、第1図
(B)に示す状態を得た。
Next, using a known photolithography technique, the non-single-crystal silicon film (4) is patterned into a channel forming region (7) while leaving the source / drain region (4) to obtain a state shown in FIG. 1 (B). Was.

この後、チャネル形成領域(7)の活性化の為水素プ
ラズマ処理を下記の条件で行いチャネル領域の活性化を
行った。
Thereafter, a hydrogen plasma treatment was performed under the following conditions to activate the channel formation region (7), thereby activating the channel region.

基板温度 250℃ RFパワー 100W 処理時間 60分 この後、先の下地保護膜(2)と同じ材料でかつ同じ
形成方法にてゲート酸化膜(5)100nmの厚みに形成後
ソース、ドレイン領域のコンタクトホールを公知のエッ
チング法により形成し、その上にアルミニウム電極
(6)を形成して、第1図(C)の状態を得薄膜トラン
ジスタを完成した。
Substrate temperature 250 ° C RF power 100W Processing time 60 minutes After this, a gate oxide film (5) is formed to a thickness of 100 nm using the same material and the same forming method as the base undercoating film (2), and then contacts the source and drain regions Holes were formed by a known etching method, and an aluminum electrode (6) was formed thereon to obtain the state shown in FIG. 1C, thereby completing a thin film transistor.

本実施例の場合、ソース、ドレイン電極(6)の下に
はゲート絶縁膜(5)、下地保護膜(2)が存在する。
In the case of the present embodiment, a gate insulating film (5) and a base protective film (2) exist below the source and drain electrodes (6).

これらは同じ材料、同じ形成方法により形成されてい
るので薄膜トランジスタ作製工程における熱処理又は薄
膜トランジスタ動作時の発熱によって発生するこれら膜
の熱膨張に差がなく、その上部に存在するアルミニウム
等の金属電極の断線又はピーリングを起こさず長期の信
頼性に優れたものとなった。
Since these are formed by the same material and by the same forming method, there is no difference in thermal expansion of these films generated by heat treatment in the thin film transistor manufacturing process or heat generation during the operation of the thin film transistor, and disconnection of a metal electrode such as aluminum present thereon. Or, it was excellent in long-term reliability without peeling.

『実施例2』 第3図に本実施例の作製方法の概略図を示す。Example 2 FIG. 3 shows a schematic diagram of a manufacturing method of this example.

まず、ソーダガラス基板(1)上に公知のスパッタリ
ング法により実施例1同じ作製条件にて酸化珪素膜を作
製した。次にこの下地保護膜(2)上にモリブデン金属
(10)を200nmの厚さに形成した後にこの上に低抵抗非
単結晶半導体層としてP型の導電型を有する非単結晶珪
素膜(8)を形成する。この時の作製条件は以下のとお
りであった。
First, a silicon oxide film was formed on a soda glass substrate (1) by a known sputtering method under the same manufacturing conditions as in Example 1. Next, a molybdenum metal (10) is formed to a thickness of 200 nm on the underlying protective film (2), and then a non-single-crystal silicon film (8) having a P-type conductivity is formed thereon as a low-resistance non-single-crystal semiconductor layer. ) Is formed. The manufacturing conditions at this time were as follows.

基板温度 230℃ 反応圧力 0.05Torr Rfパワー(13.56MHz) 150W 使用ガス SiH4+B2H6 膜厚 200Å この場合膜厚は200Åとし後工程で作製するI型半導
体層とのオーミックコンタクトをとる目的だけとした。
Purpose substrate temperature 230 ° C. The reaction pressure 0.05 Torr Rf power (13.56MH z) 150W using gas SiH 4 + B 2 H 6 thickness 200Å this case the thickness of ohmic contact between the I-type semiconductor layer to produce in the process after a 200Å And only.

次にこれらを所定のパターンにエッチングして第3図
(A)の状態を得た。
Next, these were etched into a predetermined pattern to obtain the state of FIG. 3 (A).

次にこれらの上にI型の非単結晶珪素半導体膜(3)
を公知のスパッタ法で200nmの厚さに形成した。その作
成したその作製条件を以下に示す。
Next, an I-type non-single-crystal silicon semiconductor film (3) is formed thereon.
Was formed to a thickness of 200 nm by a known sputtering method. The conditions for the preparation are shown below.

基板温度 250℃ 反応圧力 0.2Pa Rfパワー(13.56MHz) 80W 使用ガス Ar 次に、実施例1と同じようにこのI型半導体層(3)
の多結晶化と水素プラズマ処理による活性化を行い第3
図(B)に示す状態を得た。
A substrate temperature of 250 ° C. The reaction pressure 0.2 Pa Rf power (13.56MH z) 80W using gas Ar Next, in the same manner as in Example 1 The I-type semiconductor layer (3)
Activated by polycrystallization and hydrogen plasma treatment
The state shown in FIG.

さらに、スパッタリング法によりゲート絶縁膜(5)
を実施例1と同様に100nm形成した後、モリブデン金属
によりゲート電極(9)を形成し所定のパターンに形成
した。
Further, a gate insulating film (5) is formed by a sputtering method.
Was formed to a thickness of 100 nm in the same manner as in Example 1, and then a gate electrode (9) was formed from molybdenum metal to form a predetermined pattern.

このようにして第3図(C)に示す薄膜トランジスタ
を完成させた。
Thus, the thin film transistor shown in FIG. 3C was completed.

本実施例の場合、低抵抗半導体層下に金属電極を有し
ているので、その配線抵抗が非常に小さい特徴を有す
る。特に大面積の液晶装置のスイッチング素子としてTF
Tを用いる際、この配線抵抗が小さい為に、駆動信号波
形がなまることがなく、多量のTFTを高速で応答させる
ことができる。
In the case of this embodiment, since the metal electrode is provided under the low-resistance semiconductor layer, the wiring resistance is very small. In particular, TF is used as a switching element for large-area liquid crystal devices.
When T is used, since the wiring resistance is small, the waveform of the drive signal is not rounded, and a large number of TFTs can respond at high speed.

また、本発明はその多のデバイス構造を持つ薄膜トラ
ンジスタにも当然応用可能である。
In addition, the present invention is naturally applicable to thin film transistors having the various device structures.

『効果』 本発明の構成により、基板としての低温ガラス中に存
在する不純物が薄膜トランジスタの活性層さらには素子
自身へ侵入することを抑えることができ、高相互コンダ
クタンスおよび高電界効果移動度を持つ薄膜トランジス
タを提供することができた。
[Effect] According to the configuration of the present invention, a thin film transistor having high transconductance and high field effect mobility can be prevented from being present in the active layer of the thin film transistor and even the element itself by impurities present in the low-temperature glass as the substrate. Could be provided.

また、デバイス動作時における発熱により基板より拡
散する不純物をも抑えることができ、薄膜トランジスタ
の電機的特性の烈火を抑制でき良好で長期の安定性と信
頼性を持つ薄膜トランジスタを実現することができた。
Further, impurities diffused from the substrate due to heat generated during device operation can be suppressed, and a thin-film transistor having good long-term stability and reliability can be realized by suppressing a fire of electrical characteristics of the thin-film transistor.

【図面の簡単な説明】[Brief description of the drawings]

第1図(A)〜(C)及び第3図(A)〜(C)は本発
明の一実施例のTFTの製造工程を示す概略図である。 第2図は従来のTFTの断面構造を示す。 1……基板 2……下地保護膜 3……活性層 4……ソース、ドレイン領域 5……ゲート絶縁膜 6……ゲート並びにソース、ドレイン電極 7……チャネル形成領域 8……ソース、ドレイン領域 9……ゲート電極
1 (A) to 1 (C) and 3 (A) to 3 (C) are schematic views showing the steps of manufacturing a TFT according to an embodiment of the present invention. FIG. 2 shows a cross-sectional structure of a conventional TFT. DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Underlying protective film 3 ... Active layer 4 ... Source / drain region 5 ... Gate insulating film 6 ... Gate and source / drain electrode 7 ... Channel formation region 8 ... Source / drain region 9 ... Gate electrode

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−172470(JP,A) 特開 昭61−183970(JP,A) 特開 昭59−108360(JP,A) 特開 昭62−152171(JP,A) 特開 昭63−301518(JP,A) 特開 昭62−286282(JP,A) 特開 昭62−254466(JP,A) ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-63-172470 (JP, A) JP-A-61-183970 (JP, A) JP-A-59-108360 (JP, A) JP-A-62 152171 (JP, A) JP-A-63-301518 (JP, A) JP-A-62-286282 (JP, A) JP-A-62-254466 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】ガラス基板上にゲート絶縁膜と同一材料か
らなる下地保護膜と、前記下地保護膜上には少なくと
も、チャネル領域と、ソース領域と、ドレイン領域と、
ゲート絶縁膜と、ゲート電極とが設けられている薄膜ト
ランジスタにおいて、 前記ソース領域及びドレイン領域は微結晶を有している
ことを特徴とする薄膜トランジスタ。
1. A base protective film made of the same material as a gate insulating film on a glass substrate, and at least a channel region, a source region, and a drain region on the base protective film.
In a thin film transistor provided with a gate insulating film and a gate electrode, the source region and the drain region include microcrystals.
【請求項2】ガラス基板上に下地保護膜と、 前記下地保護膜上にチャネル領域、ソース領域及びドレ
イン領域を有する半導体層と、 該半導体層の上に前記下地保護膜と同一材料からなるゲ
ート絶縁膜と、 該ゲート絶縁膜の上にゲート電極とを有し、 前記ソース領域及びドレイン領域は微結晶を有すること
を特徴とする薄膜トランジスタ。
2. A base protective film on a glass substrate; a semiconductor layer having a channel region, a source region and a drain region on the base protective film; and a gate made of the same material as the base protective film on the semiconductor layer. A thin film transistor, comprising: an insulating film; and a gate electrode over the gate insulating film, wherein the source region and the drain region include microcrystals.
JP2140580A 1990-05-29 1990-05-29 Thin film transistor Expired - Fee Related JP2805035B2 (en)

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