JPS6237859B2 - - Google Patents
Info
- Publication number
- JPS6237859B2 JPS6237859B2 JP55010291A JP1029180A JPS6237859B2 JP S6237859 B2 JPS6237859 B2 JP S6237859B2 JP 55010291 A JP55010291 A JP 55010291A JP 1029180 A JP1029180 A JP 1029180A JP S6237859 B2 JPS6237859 B2 JP S6237859B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- input
- data
- output
- line number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】 本発明は通信制御装置に関する。[Detailed description of the invention] The present invention relates to a communication control device.
従来、この種の通信制御装置は、各回線からの
入力データを直接回線制御メモリへ入力するよう
に構成するか、または、各回線ごとにフアースト
イン・フアーストアウト・キユーを有し、必ず該
キユーを介してデータを入力するよう構成されて
いた。そのため、前者の場合、一時的な入力負荷
の増加に対して、処理不可となる欠点があり、後
者の場合は、回線対応に多数のハードウエアを必
要とする欠点があつた。 Conventionally, this type of communication control device is configured so that input data from each line is directly input to the line control memory, or has a first-in/first-out queue for each line, and the queue is always input to the line control memory. was configured to input data through the . Therefore, in the former case, there is a drawback that it is not possible to process a temporary increase in input load, and in the latter case, there is a drawback that a large amount of hardware is required to support the line.
本発明は、回線からの入力データを回線制御メ
モリの状態により、対応する回線番号と共に、先
着順に入出力するフアーストイン・フアーストア
ウト・キユーに入力することにより、上記欠点を
解決し、一時的な入力負荷の増加に対して、回線
対応にフアーストイン・フアーストアウト・キユ
ーを有することなく、処理可能な通信制御装置を
提供することを目的とする。 The present invention solves the above drawbacks by inputting input data from a line along with the corresponding line number to a first-in/first-out queue that inputs and outputs on a first-come, first-served basis depending on the state of the line control memory. It is an object of the present invention to provide a communication control device that can handle an increase in input load without having a first-in/first-out queue for each line.
本発明の通信制御装置は、各回線対応の制御情
報および入出力データを入出力する回線制御メモ
リと；各回線の制御指示、各回線からの入力デー
タおよび各回線への出力データを前記回線制御メ
モリとの間で授受する通信制御プロセツサと；前
記回線制御メモリへ入力される回線からの入力デ
ータおよび対応する回線番号を先着順に入出力す
るフアーストイン・フアーストアウト・キユー
と；該フアーストイン・フアーストアウト・キユ
ーから出力された回線番号と指定回線番号を比較
する比較部と；を含み、前記回線制御メモリへ入
力されたデータが前記通信制御プロセツサに引き
取られていない場合、回線からのそれ以後の入力
データおよび対応回線番号を前記フアーストイ
ン・フアーストアウト・キユーへ入力し、さら
に、前記回線制御メモリへ入力されたデータが前
記通信制御プロセツサに引き取られた場合、前記
フアーストイン・フアーストアウト・キユーへ入
力されたデータおよび回線番号を先着順に出力
し、該出力された回線番号と指示された回線番号
とを前記比較部で比較し、一致した場合その時の
フアーストイン・フアーストアウト・キユーから
の出力を前記回線制御メモリへ入力し、不一致の
時は再度該フアーストイン・フアーストアウト・
キユーへ入力することを特徴とする。 The communication control device of the present invention includes a line control memory that inputs and outputs control information and input/output data corresponding to each line; and a line control memory that inputs and outputs control information and input/output data corresponding to each line; a communication control processor that transmits and receives data to and from the memory; a first-in/first-out queue that inputs and outputs input data from the line and the corresponding line number to the line control memory on a first-come-first-served basis; a comparison unit that compares the line number output from the out queue with the specified line number; and if the data input to the line control memory is not received by the communication control processor, the data input from the line is The input data and the corresponding line number are input to the first-in/first-out queue, and further, when the data input to the line control memory is received by the communication control processor, the input data and the corresponding line number are input to the first-in/first-out queue. The input data and line number are output on a first-come, first-served basis, and the output line number and the instructed line number are compared in the comparison section, and if they match, the output from the first-in/first-out queue at that time is output. input to the line control memory, and if there is a mismatch, the first-in/first-out is input again.
It is characterized by inputting to a queue.
次に図面を参照して本発明の実施例について説
明する。第１図は本発明の一実施例を示すブロツ
ク図である。通信制御装置CCUは、回線L0，L1
…Lnと回線アダプターLA0，LA1…LAnを介して
データを入出力する回線入力レジスタLA IN、
回線出力レジスタLA OUTと、LA INからのお
よびLA OUTへの各回線対応の制御情報および
入出力データを回線制御部Ｌ CTLの制御によ
り、入出力する回線制御メモリLCWと、各回線
の制御指示、各回線から入力データおよび各回線
への出力データをLCWとの間で授受する通信制
御プロセツサCCPと、LA INからの入力データ
DTiおよび対応する回線番号Liをキユーコントロ
ール部Ｑ CTLの制御により先着順に入出力す
るフアーストイン・フアーストアウト・キユー
LQと、LQからの出力LiおよびＱ CTLからの指
定回線番号QLiを比較し、一致（不一致）出力Ｍ
を出力する比較部MATとを有する。 Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. The communication control unit CCU has lines L 0 and L 1
...Ln and line adapters LA 0 , LA 1 ...Line input register LA IN, which inputs and outputs data via LAn,
The line output register LA OUT and the line control memory LCW input and output control information and input/output data for each line from LA IN and LA OUT under the control of the line control unit L CTL, and control instructions for each line. , a communication control processor CCP that sends and receives input data from each line and output data to each line to and from the LCW, and input data from LA IN.
A first-in/first-out queue that inputs and outputs DTi and the corresponding line number Li on a first-come, first-served basis under the control of the queue control unit Q CTL.
Compare LQ with output Li from LQ and designated line number QL i from Q CTL, and output M if there is a match (mismatch).
It has a comparison unit MAT that outputs.
CCPによつて、各回線対応にLCMに書込まれ
た制御指示情報をＬ CTLはLCWアクセスに割
り当てられた時間にLCWより読み出し、該制御
指示情報に基づいて、LA INからデータDTiを
LCWへ入力し、また、LA OUTへのデータDT0
をLCWから出力する。このとき、以前にLA IN
からLCWへ入力したデータがCCPにより引き取
られていない場合、Ｌ CTLは、Ｑ CTLに指
示を与え、LA INからの入力データDTiおよび対
応する回線番号ＬiをLQに入力する。CCPが
LCW内のデータを引き取つた時、CCPからの指
示によりＱ CTLはLQよりデータを先着順に出
力し、指示された回線番号QLiおよびLQから出
力されたＬiをMATにより比較し、一致した場
合、その時のLQからの出力DTiをLCWに入力す
る。それ以外のデータは、再度LQに先着順に入
力する。 The L CTL reads the control instruction information written to the LCM for each line by the CCP from the LCW at the time allotted for LCW access, and based on the control instruction information, sends data DT i from LA IN.
Input to LCW and data DT 0 to LA OUT
is output from LCW. At this time, previously LA IN
If the data input from LA IN to LCW has not been picked up by CCP, L CTL instructs Q CTL to input input data DT i from LA IN and corresponding line number L i to LQ. CCP
When data in LCW is received, Q CTL outputs data from LQ on a first-come-first-served basis according to instructions from CCP, and compares the specified line number QL i and L i output from LQ using MAT, and if they match. , input the output DT i from LQ at that time to LCW. Other data will be entered into LQ again on a first-come, first-served basis.
本発明は以上説明したように、回線制御メモリ
に書込まれた回線からの入力データが一時的な負
荷の増加によりCCPに引き取られない場合、入
力データを先着順に入出力するLQに積み込むこ
とにより入力データを正常に受信することが可能
であり、通信制御プロセツサCCPの平常時の負
荷に対する使用率を高められる効果がある。 As explained above, when the input data from the line written in the line control memory cannot be received by the CCP due to a temporary increase in load, the present invention loads the input data into the LQ that inputs and outputs on a first-come, first-served basis. It is possible to receive input data normally, and has the effect of increasing the usage rate of the communication control processor CCP relative to the normal load.
第１図は本発明の通信制御装置の一実施例を示
すブロツク図である。
CPUは中央処理装置、CCUは通信制御装置、
CCPは通信制御プロセツサ、LCWは回線制御メ
モリ、LA OUTは回線出力レジスタ、LA INは
回線入力レジスタ、LQはフアーストイン・フア
ーストアウト・キユー、Ｑ CTLはキユーコン
トロール部、Ｌ CTLは回線制御部、LA0，LA1
…LAnは回線アダプター、L0，L1…Lnは回線、
DT0は回線への出力データ、DTiは回線からの入
力データ、Ｌiは入力データDTiに対応する回線番
号、QLiはＱ CTLから指示された回線番号、
MATはＬiとQLiの比較回路、ＭはMATの出力。
FIG. 1 is a block diagram showing an embodiment of the communication control device of the present invention. CPU is a central processing unit, CCU is a communication control unit,
CCP is the communication control processor, LCW is the line control memory, LA OUT is the line output register, LA IN is the line input register, LQ is the first-in/first-out queue, Q CTL is the queue control section, and L CTL is the line control section. , LA 0 , LA 1
…LAn is line adapter, L 0 , L 1 …Ln is line,
DT 0 is the output data to the line, DT i is the input data from the line, L i is the line number corresponding to the input data DT i , QL i is the line number instructed by Q CTL,
MAT is a comparison circuit for L i and QL i , and M is the output of MAT.
Claims (1)
入出力する回線制御メモリと、 各回線の制御指示、各回線からの入力データお
よび各回線への出力データを前記回線制御メモリ
との間で授受する通信制御プロセツサと、 前記回線制御メモリへ入力される回線からの入
力データおよび対応する回線番号を先着順に入出
力するフアーストイン・フアーストアウト・キユ
ーと、 該フアーストイン・フアーストアウト・キユー
から出力された回線番号と指定回線番号を比較す
る比較部と、 を含み、 前記回線制御メモリへ入力されたデータが前記
通信制御プロセツサに引き取られていない場合、
回線からのそれ以後の入力データおよび対応回線
番号を前記フアーストイン・フアーストアウト・
キユーへ入力し、 さらに、前記回線制御メモリへ入力されたデー
タが前記通信制御プロセツサに引き取られた場
合、前記フアーストイン・フアーストアウト・キ
ユーへ入力されたデータおよび回線番号を先着順
に出力し、該出力された回線番号と指示された回
線番号とを前記比較部で比較し、一致した場合そ
の時のフアーストイン・フアーストアウト・キユ
ーからの出力を前記回線制御メモリへ入力し、不
一致の時は再度該フアーストイン・フアーストア
ウト・キユーへ入力することを特徴とする通信制
御装置。[Scope of Claims] 1. A line control memory for inputting and outputting control information and input/output data corresponding to each line; and a line control memory for inputting and outputting control information for each line, input data from each line, and output data for each line. a first-in/first-out queue that inputs/outputs input data from the line and the corresponding line number inputted to the line control memory on a first-come, first-served basis; - a comparison unit that compares the line number output from the queue with the specified line number, and if the data input to the line control memory is not received by the communication control processor,
Subsequent input data from the line and the corresponding line number are
Further, when the data input to the line control memory is received by the communication control processor, the data input to the first-in/first-out queue and the line number are output on a first-come, first-served basis, and The output line number and the instructed line number are compared in the comparison section, and if they match, the output from the first-in/first-out queue at that time is input to the line control memory, and if they do not match, the line number is compared again. A communication control device characterized by inputting to a first-in/first-out queue.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029180A JPS56107662A (en) | 1980-01-31 | 1980-01-31 | Communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029180A JPS56107662A (en) | 1980-01-31 | 1980-01-31 | Communication control equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107662A JPS56107662A (en) | 1981-08-26 |
| JPS6237859B2 true JPS6237859B2 (en) | 1987-08-14 |
Family
ID=11746187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029180A Granted JPS56107662A (en) | 1980-01-31 | 1980-01-31 | Communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56107662A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970333A (en) * | 1982-10-15 | 1984-04-20 | Matsushita Electric Works Ltd | Data receiver of multiplex transmission system |
| JPS59109943A (en) * | 1982-12-15 | 1984-06-25 | Hitachi Ltd | Circuit processing controlling system of communication control device |
-
1980
- 1980-01-31 JP JP1029180A patent/JPS56107662A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107662A (en) | 1981-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4417303A (en) | Multi-processor data communication bus structure | |
| JPS6237859B2 (en) | ||
| JPS5968069A (en) | Access priority control system | |
| JPH04323755A (en) | Dma device | |
| JPS5864529A (en) | Input and output controller of computer system | |
| JP3300214B2 (en) | Compound arithmetic unit | |
| JPS5937878Y2 (en) | information processing equipment | |
| JPS61292752A (en) | Virtual computer system | |
| JPH03152651A (en) | Information transmission system | |
| JPS62145345A (en) | Control system for direct memory access interval | |
| JPS6028021B2 (en) | Data transfer control method | |
| JPH0256697B2 (en) | ||
| JPS61250758A (en) | Communication controller | |
| JPS61183765A (en) | Data transfer controlling system | |
| JPS6151256A (en) | Receiving data transfer control system | |
| JPS63137346A (en) | Buffer control system for data transfer | |
| JPH01111252A (en) | Data transfer control system | |
| JPH05181984A (en) | Data processing system | |
| JPH02128597A (en) | High-speed transmission device for power plant monitor | |
| JPH0377125A (en) | Printing method for stored data in decentralized process type monitor controller | |
| Harley et al. | High performance event and I/O handling on the transputer | |
| JPH02287661A (en) | Data access system | |
| JPS58101336A (en) | High-speed information transmission system | |
| JPS61214049A (en) | Bus control system | |
| JPS63192151A (en) | Data transfer buffer equipment |