JPS6235669A - Thin film transistor matrix array panel and manufacture of the same - Google Patents
Thin film transistor matrix array panel and manufacture of the sameInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス液晶表示デ・ぐイス等
に用いられる薄膜トランジスタマトリックスアレイパネ
ル及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film transistor matrix array panel used in active matrix liquid crystal display devices and the like, and a method for manufacturing the same.
薄膜トランジスタ(TPT )はガラス等の絶縁性基板
上に低温で形成できる利点があシ、そのデフ4イス応用
が種々考えられている。特に近年はアモルファスシリコ
ン(a−8i)やポリシリコン(p−8t)を用いたT
PTをマトリックスプレイ状に形成し、液晶表示素子の
スイッチングアレイとして使用する例が多くなってきた
。Thin film transistors (TPTs) have the advantage of being able to be formed on insulating substrates such as glass at low temperatures, and various applications are being considered for their use in differential chairs. In particular, in recent years T
Increasingly, PT is formed into a matrix play shape and used as a switching array for liquid crystal display elements.
第4図(、)にa−8iTFTを用いたマトリックスア
レー 74ネルの一部分の模式的平面図を示し、第4図
(b) K (a)のA −A’破断線から見た模式的
断面図を示す。Fig. 4(,) shows a schematic plan view of a part of a 74-channel matrix array using a-8i TFTs, and Fig. 4(b) is a schematic cross section taken from the A-A' break line in (a). Show the diagram.
従来a−8iTFTマトリックスアレーパネルは次のよ
うに作成され、構成されていた。すなわち、第4図(a
) 、 (b)において、ガラス等の絶縁性基板401
上にクロム等の配線用金属を堆積させ、これをパターニ
ングしてゲート電極402を形成する。Conventionally, an a-8i TFT matrix array panel was created and constructed as follows. That is, Fig. 4 (a
), (b), an insulating substrate 401 such as glass
A wiring metal such as chromium is deposited thereon and patterned to form a gate electrode 402.
次にゲート電極402が形成された基板401上にプラ
ズマCVDによって窒化シリコン(S IN)等のy
−ト絶縁膜403とa−Stの半導体膜404とを順次
堆積する。a−8i膜はノンドープ層上にn+層(n+
半導体層405)を設けた2層になっている。n+半導
体層405はソース・ドレイン電極との接触をオーミッ
ク性良くするためのもので、これを設けていない場合も
ある。次にTPTをマトリックス化するために、各々T
PTが設けられる個所ごとに、前記堆積させた半導体膜
404をマスクし、エツチング除去して平面的に絶縁分
離する。この結果、ゲート絶縁膜403は堆積させた領
域に残っているが、半導体膜404が存在する領域はT
FT 412となる個所の半導体領域413である。な
お、堆積された領域の末端部はマスクパターンの都合で
エツチング残415が生じている場合がある。又、半導
体領域413ヲf−)電極402とドレインパスライン
416とが交差する便所まで拡大しておくと、電極間絶
縁性を改善できる。次の工程としてドレイン電極配線用
金属406を堆積させ、ソース電極410とドレイン電
極408及びドレインパスライン416を形成する/譬
ターニングを行なう。その際、配線用金属406のエツ
チングだけでなく、TPT 412部分の不要なn半導
体層405も同一マスクを用いてエツチング除去する。Next, silicon nitride (SIN) or the like is deposited on the substrate 401 on which the gate electrode 402 is formed by plasma CVD.
An a-St insulating film 403 and an a-St semiconductor film 404 are sequentially deposited. The a-8i film has an n+ layer (n+
It has two layers including a semiconductor layer 405). The n+ semiconductor layer 405 is provided to improve ohmic contact with the source/drain electrodes, and may not be provided in some cases. Next, to matrix TPT, each T
For each location where a PT is provided, the deposited semiconductor film 404 is masked and removed by etching to provide two-dimensional insulation isolation. As a result, the gate insulating film 403 remains in the deposited region, but the region where the semiconductor film 404 exists is T
This is a semiconductor region 413 that will become a FT 412. Note that etching residue 415 may be left at the end of the deposited region due to the mask pattern. Further, if the semiconductor region 413(f-) is extended to the toilet where the electrode 402 and the drain pass line 416 intersect, the insulation between the electrodes can be improved. As the next step, a drain electrode wiring metal 406 is deposited, and a source electrode 410, a drain electrode 408, and a drain pass line 416 are formed/turned. At this time, not only the wiring metal 406 but also the unnecessary n semiconductor layer 405 in the TPT 412 portion is etched away using the same mask.
次に酸化インジウム錫膜(ITO膜)407等の導電膜
を表示電極411とするために堆積させ、マトリックス
状の表示電極411がTFT412のソース電極410
に接続された形状のノ4ターニングを行なう。この際I
TO膜407をドレイン電極408、ドレインパスライ
ン416、ドレイン端子[極409にも残るようなマス
クパターンを用いて、エツチング除去するとドレイン配
線抵抗を軽減できる。以上の工程を経て作成されたTP
Tマトリックスアレー・母ネルは第4図(b)のような
断面構造を持つ結果となる。Next, a conductive film such as an indium tin oxide film (ITO film) 407 is deposited to form a display electrode 411, and the matrix-shaped display electrode 411 serves as the source electrode 410 of the TFT 412.
Carry out 4 turnings of the shape connected to. At this time I
If the TO film 407 is removed by etching using a mask pattern that also remains on the drain electrode 408, drain pass line 416, and drain terminal [pole 409], the drain wiring resistance can be reduced. TP created through the above process
The T matrix array/mother channel has a cross-sectional structure as shown in FIG. 4(b).
しかし、上記のような構造及び製造方法のTPTマトリ
ックスアレーパネルは、製造工程が複雑で工数が多い欠
点を有し、構造上配線切れによる表示の線欠陥が生じや
すい欠点を有していた。これらの欠点は、TPTをマト
リックスアレー状に設ける構造とするため、半導体膜を
平面的に分離絶縁する欠点によるものであった。However, the TPT matrix array panel having the above-described structure and manufacturing method has the disadvantage that the manufacturing process is complicated and requires a large number of man-hours, and due to the structure, display line defects due to broken wires are likely to occur. These drawbacks are due to the fact that the semiconductor film is separated and insulated in a plane due to the structure in which the TPTs are provided in a matrix array.
上記のような従来のTPTマトリックスアレー/4ネル
の構造では、少なくとも、ゲート電極を形成するマスク
工程、半導体を平面的に分離絶縁するマスク工程、ドレ
イン電極を形成するマスク工程、表示電極を形成するマ
スク工程と4回のマスク工程が必要であシ、工数が多く
複雑でありた。又、1本のドレインパスラインが、平面
的に分離して設けられたTFT数の半導体膜段差を各々
接続しなければならず、配線切れが生じ易い問題もあっ
た。In the conventional TPT matrix array/4-channel structure as described above, at least a mask process for forming a gate electrode, a mask process for separating and insulating the semiconductor in a plane, a mask process for forming a drain electrode, and a mask process for forming a display electrode are performed. A masking process and four masking processes were required, which required a large number of man-hours and was complicated. Further, one drain pass line must connect the semiconductor film steps as many as the number of TFTs which are provided separately in a plane, and there is also the problem that wiring breaks are likely to occur.
そのようなTPTマトリックスアレーパネルを表示デバ
イスとして用いた場合、配線切れは、表示の線欠陥とし
て表われ極めて表示品質を低下させる結果となっていた
。When such a TPT matrix array panel is used as a display device, broken wires appear as line defects in the display, resulting in a significant deterioration in display quality.
そこで、本発明の目的は製造工数が少なく、かつ製造歩
留シに優れた薄膜トランジスタマトリックスアレーパネ
ル及びその製造方法の提供にある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a thin film transistor matrix array panel that requires fewer manufacturing steps and has an excellent manufacturing yield, and a method for manufacturing the same.
前述の問題点を解決するための第1の発明は、絶縁性基
板上に複数本のゲート電極配線とドレイン電極配線が互
に絶縁されてマトリックスアレー状に配置され、前記両
配線の交点近傍に薄膜トランジスタが配置されたパネル
であって、1本のドレイン電極配線に接続された全ての
薄膜トランジスタの半導体膜を、平面的に絶縁分離する
ととなくドレイン電極配線と共通に設けたことを特徴と
する薄膜トランジスタマトリックスアレー74ネルであ
る。A first invention for solving the above-mentioned problems is that a plurality of gate electrode wirings and drain electrode wirings are arranged in a matrix array on an insulating substrate, insulated from each other, and a plurality of gate electrode wirings and drain electrode wirings are arranged in the vicinity of the intersection of the two wirings. 1. A panel on which thin film transistors are arranged, characterized in that the semiconductor films of all the thin film transistors connected to one drain electrode wiring are provided in common with the drain electrode wiring instead of being insulated and separated in a plane. This is a matrix array with 74 channels.
また、前述の問題点を解決するために第2の発明が提供
する方法は、ゲート電極配線が形成された絶縁性基板表
面に、ゲート絶縁膜と半導体膜及び配線用金属膜を順次
堆積する工程と、1本のドレイン電極配線に接続すべき
全ての薄膜トランジスタを設ける領域とドレイン電極配
線領域とを含むマスクを用いて、配線用金属膜及び半導
体膜を順次エツチング除去する工程と、ソース電極とド
レイン電極を隔てて形成するマスクを用いて、上記薄膜
トランジスタのチャネル部の不要膜をエツチングする工
程とを含むことを特徴とする薄膜トランジスタマトリッ
クスアレーパネルの製造方法である。Further, in order to solve the above-mentioned problems, the method provided by the second invention includes a step of sequentially depositing a gate insulating film, a semiconductor film, and a metal film for wiring on the surface of an insulating substrate on which a gate electrode wiring is formed. , a step of sequentially etching away the metal film for wiring and the semiconductor film using a mask that includes a region where all thin film transistors to be connected to one drain electrode wiring are provided and a drain electrode wiring region; This method of manufacturing a thin film transistor matrix array panel includes the step of etching an unnecessary film in a channel portion of the thin film transistor using a mask formed with electrodes separated from each other.
本発明の薄膜トランジスタマトリックスアレーパネルの
製造方法によれば半導体を平面的に分離絶縁するための
マスク工程を省くことができ、製造工程の大幅な短縮が
計れ、製造コストの低減が可能である。According to the method of manufacturing a thin film transistor matrix array panel of the present invention, it is possible to omit a mask process for separating and insulating semiconductors in a plane, and it is possible to significantly shorten the manufacturing process and reduce manufacturing costs.
又、本発明の薄膜トランジスタマトリックスアレーノ!
ネルでは、上記手段によシ、平面的に絶縁分離しない薄
膜トランジスタを1本のドレイン電極配線に接続した薄
膜トランジスタとするため、個々の薄膜トランジスタ間
の特性に与える影響は無い。Moreover, the thin film transistor matrix areno! of the present invention!
In the channel, by using the above method, the thin film transistors that are not isolated in a plane are connected to one drain electrode wiring, so there is no influence on the characteristics between the individual thin film transistors.
さらに、本発明の薄膜トランジスタマトリックスアレー
ノ(ネルでは、上記手段によシ、ドレイン電極配線領域
にも半導体膜が分離することなく共通に存在させたこと
により、素子数に相当する段差が減少しドレイン電極配
線が著しく平坦化され、断線による不良率を大幅に改善
することもできる。Furthermore, in the thin film transistor matrix areno (Nel) of the present invention, by using the above-mentioned means, the semiconductor film is also commonly present in the drain electrode wiring region without being separated, so that the step difference corresponding to the number of elements is reduced. The electrode wiring is significantly planarized, and the defective rate due to wire breakage can be significantly improved.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
(実施例1)
第1図(、)は本発明の実施例の構成を示すTF’[’
マトリックスアレー74ネルの一部分の模式的平面図、
(b)は(、)のA−A’破断線よシ見た模式的断面図
である。(Example 1) Figure 1 (,) shows the configuration of an example of the present invention.
A schematic plan view of a portion of a matrix array 74 channel,
(b) is a schematic sectional view taken along the AA' break line in (,).
′第1図(a) 、 (b)において、sioコートさ
れたソーダがラスの絶縁性基板101上にCrによるゲ
ート電極102がi’?ターニングされて設けられてい
る。この上にプラズマCVDを用いて形成されたSiN
のゲート絶縁膜103及び1層とn+(半導体)層10
5とから成るa −St :Hの半導体膜104が設け
られている。さらにこの上にドレイン電極108、ソー
ス電極110用のCrの配線金属106が設けられてい
る。1(a) and 1(b), a gate electrode 102 made of Cr is formed on an insulating substrate 101 made of sio-coated soda lath. It has been turned. SiN formed on this using plasma CVD
gate insulating film 103 and 1 layer and n+ (semiconductor) layer 10
A semiconductor film 104 of a-St:H is provided. Furthermore, a Cr wiring metal 106 for a drain electrode 108 and a source electrode 110 is provided on this.
Cr配線金属106は半導体膜104が設けられていな
い領域の絶縁性基板101上にも形成されて、ドレイン
電極108の延長線上のドレイン端子電極109として
も連続して設けられている。TFT 112となる領域
及びドレイン電極配線領域を含む半導体領域113(図
中破線で示した領域)以外の半導体膜はエツチング除去
されている。Cr配線金属106上と、表示電極111
となる領域に残在するSiNのゲート絶縁膜103上と
にITO膜107が設けられて所望のパターンが形成さ
れている。かかるITO膜107のパターンは表示電極
111とTFT 112とのソース電極110が接続さ
れ、ドレイン電極108とドレイン端子電極109が連
続したもので、TFT 112のチャネル部にソース電
極110とドレイン電極108間の隔たりを有するもの
である。又、TFrl12のチャネル部はITO膜10
7、Cr配線金属106及びn+半導体層105が除去
されており、1層が露出した半導体膜104となってい
る。The Cr wiring metal 106 is also formed on the insulating substrate 101 in a region where the semiconductor film 104 is not provided, and is continuously provided as a drain terminal electrode 109 on an extension of the drain electrode 108. The semiconductor film other than the semiconductor region 113 (the region indicated by the broken line in the figure) including the region to become the TFT 112 and the drain electrode wiring region is removed by etching. On the Cr wiring metal 106 and the display electrode 111
An ITO film 107 is provided on the SiN gate insulating film 103 remaining in the region to form a desired pattern. The pattern of the ITO film 107 is such that the display electrode 111 and the source electrode 110 of the TFT 112 are connected, and the drain electrode 108 and the drain terminal electrode 109 are continuous. There is a gap between In addition, the channel part of TFrl12 is covered with the ITO film 10.
7. The Cr wiring metal 106 and the n+ semiconductor layer 105 are removed, leaving one layer of the semiconductor film 104 exposed.
上記のような構造を有する本発明のTPTマトリックス
アレーi4ネルの個々のTF’T%性を測定した結果、
マトリックス中のTPT相互間の影響は全くなく、各表
示電極ごとにTPTを動作できることが確認された。こ
れは、TPTがスイッチング動作するためのゲート電極
とTPTとの配置的相関を見ると、ゲート電極配線上の
TPTは半導体膜が分離しておシ、ドレイン電極配線上
のTPTはゲート電極が独立している効果であった。又
、このTPTマトリックスアレー・母ネルを用いた液晶
ディスプレイの表示結果は全TPTをマトリックス状に
孤立させた絶縁分離方式と全く同程度であった。これは
液晶ディスプレイにおいて、各ゲート線に順次表示タイ
ミング信号を入力してスイッチングさせる、いわゆる線
順次方式であるため、ドレイン方向にTPTが共通に設
けられてもスイッチングタイミングが異なるために全く
問題が生じない。As a result of measuring the individual TF'T% properties of the TPT matrix array i4 channel of the present invention having the above structure,
It was confirmed that there was no influence between the TPTs in the matrix, and that the TPTs could be operated for each display electrode. This is because when looking at the layout relationship between the gate electrode and the TPT for TPT switching operation, the semiconductor film of the TPT on the gate electrode wiring is separated, and the gate electrode of the TPT on the drain electrode wiring is independent. This was the effect of Furthermore, the display results of the liquid crystal display using this TPT matrix array/mother panel were exactly the same as those of the insulation separation method in which all the TPTs were isolated in a matrix. This is a so-called line-sequential method in which a display timing signal is sequentially input to each gate line for switching in a liquid crystal display, so even if a TPT is provided in common in the drain direction, the switching timing is different, causing a problem. do not have.
このようにマトリックスアレー中の個々のTPTを完全
に絶縁分離しなくとも、等価な動作が得られる本実施例
のTPTマトリックスアレー11?ネルにおいては、次
のような利点が得られる。まず、TPTを個々に絶縁分
離して孤立した島状に設けるためのマスク、ノクターニ
ング工程が不要となシ、その分製造コストの低減が達成
できる。又、孤立した島状のTPTにドレイン電極配線
を行なう必要がなく、1本のドレイン電極配線下半導体
膜が連続しているため、段差が少なく、配線の断線が著
しく減少し、製造歩留の向上を達成できる。In this way, the TPT matrix array 11 of this embodiment can obtain equivalent operation without completely insulating and separating each TPT in the matrix array? The following advantages can be obtained in the channel. First, there is no need for a mask or a nocturning process for insulating and separating the TPTs into isolated islands, and the manufacturing cost can be reduced accordingly. In addition, there is no need to conduct drain electrode wiring on isolated island-shaped TPTs, and since the semiconductor film under one drain electrode wiring is continuous, there are fewer steps, significantly reducing wiring disconnections, and improving manufacturing yield. improvement can be achieved.
(実施例2)
第2図(&)〜(d)はTPTマトリックスアレーパネ
ルの製造工程におけるその・母ネルの一部分の模式的断
面図であシ、第3図(、)〜(d)はその工程における
・ぐネルの一部分の模式的平面図である。第2図及び第
3図の(&)〜(d)は相対しておシ、第2図は第3図
のA −A’破断線上の断面を説明したものである。(Example 2) Figures 2 (&) to (d) are schematic cross-sectional views of a part of the mother panel in the manufacturing process of the TPT matrix array panel, and Figures 3 (,) to (d) are It is a schematic plan view of a part of Gunnel in that process. (&) to (d) in FIGS. 2 and 3 are opposed to each other, and FIG. 2 illustrates a cross section taken along the line A-A' in FIG. 3.
第2図(a)、第3図(、)において、ガラス等の絶縁
性基板201上にr−計電極202 、302用のCr
を10001堆積させ、・母ターニングを行なう〔工程
(a)〕。In FIGS. 2(a) and 3(a), Cr for the r-meter electrodes 202 and 302 is placed on an insulating substrate 201 such as glass.
10,001 layers are deposited, and - mother turning is performed [step (a)].
しかる後、第2図(b)、第3図(b) において、プ
ラズマCVDを用いて、ゲート絶縁膜203用のSIN
を3000X堆積させ、同一装置内で引続き半導体膜2
04用の、−81:Hの1層3000 X及びn半導体
層にリンドープしたa−8にH層を500 X堆積させ
る〔工程(b)〕。その表面はゲート絶縁膜と半導体膜
及びn+層のプラズマCVD積層堆積領域314ではn
半導体層205 、305表面であ夛、絶縁性基板の周
辺の端子部となる領域は基板表面である。次に、第2図
(C)、第3図(、)において、この表面に別工程でド
レイン電極用の配線金属206 、306となるCrを
20001堆積させ、第3図(e)に示すような、ドレ
イン電極配線とドレイン電極端子が連続し、かつドレイ
ン電極とソース電極とが連なったTPT領域をも含むよ
うな配線金属206 、306のマスクパターン(斜線
部分)を用いてCrをエツチングする。その同一マスク
パターンを用いてプラズマCVD (工程(b)〕で堆
積させた半導体膜204のa−8にH膜。After that, in FIGS. 2(b) and 3(b), the SIN for the gate insulating film 203 is formed using plasma CVD.
was deposited at 3000X, and the semiconductor film 2 was subsequently deposited in the same equipment.
One layer of -81:H for 04 is deposited at 3000X and an H layer is deposited at 500X on a-8 in which the n semiconductor layer is doped with phosphorous [Step (b)]. The surface of the gate insulating film, the semiconductor film, and the n
The area on the surface of the semiconductor layers 205 and 305 that will become the terminal portion around the insulating substrate is the substrate surface. Next, in FIGS. 2(C) and 3(,), 20,001 Cr, which will become wiring metals 206 and 306 for drain electrodes, is deposited on this surface in a separate process, as shown in FIG. 3(e). Note that Cr is etched using a mask pattern (shaded area) of the wiring metals 206 and 306 that includes a TPT region where the drain electrode wiring and the drain electrode terminal are continuous and where the drain electrode and the source electrode are continuous. Using the same mask pattern, a H film is deposited on a-8 of the semiconductor film 204 deposited by plasma CVD (step (b)).
n+(半導体)層205 、305及び1層をエツチン
グ除去する〔工程(C)〕。その結果、プラズマCVD
〔工程(b)〕で堆積したゲート絶縁膜と半導体膜及び
n+層の積層堆積領域314の内a−8i:H膜(n+
層+i層)が残っている半導体膜領域313はCr配線
金J!i 306と同一であシ、第3図(、)の斜線領
域である。The n+ (semiconductor) layers 205, 305 and the first layer are removed by etching [Step (C)]. As a result, plasma CVD
A-8i: H film (n+
The semiconductor film region 313 where the layer + i layer) remains is Cr wiring gold J! It is the same as i 306, and is the shaded area in FIG. 3 (, ).
第2図(d)、第3図(d)において、次にこの表面に
、表示電極311用の導電膜としてITO膜207 、
307を堆積させ、第3図(d)に示すようなパターン
、すなわち、表示電極311とソース電極310とが連
続し、ドレイン電極308とドレイン端子電極309と
が連続しかつ、 TFT 312のチャネル部が隔った
ものでITO膜207 、307をエツチングする。引
き続いて同一マスクを用いて、TFT 312のチャネ
ル部に存在する配線金属306のCr膜及び半導体膜3
04のn+(半導体)層305のa−8i:Hn+層等
不要膜をエツチング除去する〔工程(d)]。これらの
エッチング工程において、ITOのエッチャント及びC
rのエッチャント及びa −Si :H膜のエッチャン
トもしくはそれらのエツチングがスは5iN(C対して
選択比が十分あるので、ゲート絶縁膜303はプラズマ
CVDで堆積させた領域全てに残っている。又、TFT
312領域ではチャネル部は半導体膜304のa−8
t:H膜i層が露出している。In FIG. 2(d) and FIG. 3(d), an ITO film 207 is then placed on this surface as a conductive film for the display electrode 311.
307 is deposited to form a pattern as shown in FIG. The ITO films 207 and 307 are etched using a material separated by a distance. Subsequently, using the same mask, the Cr film of the wiring metal 306 existing in the channel part of the TFT 312 and the semiconductor film 3 are removed.
Unnecessary films such as the a-8i:Hn+ layer of the n+ (semiconductor) layer 305 of 04 are removed by etching [step (d)]. In these etching steps, ITO etchant and C
Since the r etchant and the a-Si:H film etchant or their etching have a sufficient selectivity with respect to 5iN (C), the gate insulating film 303 remains in all the regions deposited by plasma CVD. , TFT
In the 312 region, the channel portion is located at a-8 of the semiconductor film 304.
t: The i-layer of the H film is exposed.
以上のように、本実施例の場合、基本的にはr−計電極
のi4?ターニング工程(a)、ドレイン電極とTPT
とが一体となったパターニング工程(c)及び表示電極
とTPTチャネルの・臂ター二ング工程(d)の3回の
マスク工程で済み、従来のTFTマ) IJフックス離
工程のマスクが不要となシ著しい工数削減と製造コスト
の低減になる。As mentioned above, in the case of this embodiment, basically the r-meter electrode i4? Turning process (a), drain electrode and TPT
It only requires three mask steps: the integrated patterning step (c), and the turning step (d) for display electrodes and TPT channels, eliminating the need for a mask for the conventional TFT mask IJ hook separation step. This results in a significant reduction in man-hours and manufacturing costs.
さらに、ドレイン電極上のITO膜は本質的には不要で
あるが上記のようなマスクを用いれば、ドレイン電極2
08 、308及びドレイン端子電極209゜309は
n”a−8t膜、Cr膜、ITO膜の3層膜からなル、
配線の低抵抗化と断線減少に寄与する。又、1本のドレ
イン電極208 、308配線に接続したTFT 31
2の半導体膜204 、304は個々に分離していす、
ドレイン電極下に共通して存在する結果、ドレイン電極
配線の段差及び段差数が著しく減少した。したがって、
従来のように各TPTを絶縁分離する方法は半導体膜厚
の3000 X程度の段差が生じるのに比較し、本実施
例の場合はゲート膜厚のl000 X程度で済む結果ド
レイン電極配線の断線を極めて少なくできる。Furthermore, although the ITO film on the drain electrode is essentially unnecessary, if the above mask is used, the ITO film on the drain electrode 2
08, 308 and the drain terminal electrode 209. The drain terminal electrode 209 and the drain terminal electrode 309 are made of a three-layer film of an n''a-8T film, a Cr film, and an ITO film.
Contributes to lower wiring resistance and fewer disconnections. In addition, one drain electrode 208 and a TFT 31 connected to the 308 wiring.
The two semiconductor films 204 and 304 are individually separated,
As a result of the common presence under the drain electrode, the level difference and the number of level differences in the drain electrode wiring were significantly reduced. therefore,
Compared to the conventional method of insulating and separating each TPT, which causes a step of about 3000× of the semiconductor film thickness, in this example, the step is only about 1000× of the gate film thickness, which prevents disconnection of the drain electrode wiring. It can be done very little.
又、ドレイン電極配線下には半導体1層及びゲート絶縁
膜が共に残存するため、ゲート電極配線とドレイン電極
配線とのマトリックス交点の絶縁性も高い。Further, since both the single semiconductor layer and the gate insulating film remain under the drain electrode wiring, the insulation at the matrix intersection between the gate electrode wiring and the drain electrode wiring is also high.
以上詳細に説明したとおシ、本発明のTPTマトリック
スアレー・母ネル及びその製造方法では、TPTを全て
独立に絶縁分離せず、1本のドレイン電極配線方向にT
PTの半導体膜を共通に設けたので、マスク工程を削減
でき、製造コストの低減ができる。又、ドレイン電極配
線の段差及び段差数が著しく減少するため極めて断線が
少なく、製造歩留シの向上と、表示デバイス等の品質向
上が達成できる。さらに、TPTをドレイン電極方向に
非分離とし、ゲート電極方向には分離させたため、マト
リックス状のTPT相互間の影響は無い。なお、ドレイ
ン電極配線下には半導体1層及びゲート絶縁膜が共に残
存するためゲート電極配線とドレイン電極配線とのマト
リックス交点の絶縁性も高い。As explained in detail above, in the TPT matrix array/bus channel and the manufacturing method thereof of the present invention, the TPTs are not all independently insulated and separated, but the TPTs are aligned in the direction of one drain electrode wiring.
Since the PT semiconductor film is provided in common, the number of mask steps can be reduced and manufacturing costs can be reduced. In addition, since the level difference and the number of level differences in the drain electrode wiring are significantly reduced, there are extremely few disconnections, and it is possible to improve the manufacturing yield and the quality of display devices and the like. Furthermore, since the TPTs are not separated in the direction of the drain electrode and separated in the direction of the gate electrode, there is no influence between the TPTs in the matrix. Note that since both the single semiconductor layer and the gate insulating film remain under the drain electrode wiring, the insulation at the matrix intersection between the gate electrode wiring and the drain electrode wiring is also high.
第1図(、)は本発明の一実施例の一部分の模式的平面
図、(b)は(、)のA −A’破断線で見た模式的断
面図、第2図(、)〜(d)は本発明の製造方法の実施
例を製造工程順に示す・母ネルの一部分を模式的に示す
もので、各々第3図(a)〜(d)のA −A’線断面
図、第3図(a)〜(d)は第2図(a)〜(d)と相
対的に示したその工程におけるパネルの一部分の模式的
平面図、第4図(、)は従来の実施例の説明するための
パネルの一部分の模式的平面図、(b)は(、)のA
−A’破断線から見た模式的断面図である。
図において、101 、201は絶縁性基板、102゜
202 、302はゲート電極、103 、203 、
303はゲート絶縁膜、104 、204 、304は
半導体膜、105゜205 、305はn半導体層、1
06 、206 、306は配線金属、107 、20
7 、307はI’rO膜、108 、208 。
308はドレイン電極、109 、209 、309は
端子電極、110 、310はソース電極、111 、
311は表示電極、112 、312はTPT 、 1
13 、313は半導体膜領域、314はプラズマCV
D積層堆積領域、415はエツチング残をそれぞれ示す
。Figure 1 (,) is a schematic plan view of a part of an embodiment of the present invention, (b) is a schematic sectional view taken along the A-A' break line in (,), and Figures 2 (,) - (d) shows an example of the manufacturing method of the present invention in the order of manufacturing steps. A part of the motherboard is schematically shown, and is a sectional view taken along the line A-A' in FIGS. 3(a) to (d), respectively. FIGS. 3(a) to 3(d) are schematic plan views of a part of the panel in the process shown relative to FIGS. 2(a) to (d), and FIG. 4(, ) is a conventional example. A schematic plan view of a part of the panel for explaining the
- It is a schematic cross-sectional view seen from the A' break line. In the figure, 101, 201 are insulating substrates, 102°202, 302 are gate electrodes, 103, 203,
303 is a gate insulating film, 104, 204, 304 is a semiconductor film, 105°205, 305 is an n semiconductor layer, 1
06, 206, 306 are wiring metals, 107, 20
7, 307 is an I'rO film, 108, 208. 308 is a drain electrode, 109, 209, 309 are terminal electrodes, 110, 310 are source electrodes, 111,
311 is a display electrode, 112 and 312 are TPT, 1
13, 313 is a semiconductor film region, 314 is a plasma CV
D laminated deposition area, 415 indicates etching residue, respectively.
Claims (2)
ン電極配線とが互に絶縁されてマトリックスアレー状に
配置され、前記両配線の交点近傍に薄膜トランジスタが
配置されたパネルにおいて、1本のドレイン電極配線に
接続された全ての薄膜トランジスタの半導体膜を平面的
に絶縁分離することなく、ドレイン電極配線と共通に設
けたことを特徴とする薄膜トランジスタマトリックスア
レーパネル。(1) In a panel in which a plurality of gate electrode wirings and drain electrode wirings are insulated from each other and arranged in a matrix array on an insulating substrate, and a thin film transistor is arranged near the intersection of the two wirings, one A thin film transistor matrix array panel characterized in that the semiconductor films of all the thin film transistors connected to the drain electrode wiring are provided in common with the drain electrode wiring without being isolated in a plane.
互に絶縁してマトリックス状に設け、前記両配線の交点
近傍に薄膜トランジスタを設ける製造方法において、ゲ
ート電極配線が形成された絶縁性基板表面にゲート絶縁
膜と半導体膜と配線用金属膜とを順次積層堆積する工程
と、1本のドレイン電極配線に接続すべき全ての薄膜ト
ランジスタを設ける領域とドレイン電極配線領域とを含
むマスクを用いて配線用金属膜及び半導体膜を順次エッ
チング除去する工程と、ソース電極とドレイン電極とを
隔てて形成するマスクを用いて上記薄膜トランジスタの
チャネル部不要膜をエッチングする工程とを含むことを
特徴とする薄膜トランジスタマトリックアレーパネルの
製造方法。(2) In a manufacturing method in which a plurality of gate electrode wirings and drain electrode wirings are insulated from each other and arranged in a matrix, and a thin film transistor is provided near the intersection of the two wirings, the surface of an insulating substrate on which the gate electrode wirings are formed. A process of sequentially stacking a gate insulating film, a semiconductor film, and a metal film for wiring, and wiring using a mask that includes a region where all thin film transistors to be connected to one drain electrode wiring are provided and a drain electrode wiring region. A thin film transistor matrix comprising: a step of sequentially etching away a metal film and a semiconductor film; and a step of etching an unnecessary film in a channel portion of the thin film transistor using a mask formed to separate a source electrode and a drain electrode. Method for manufacturing array panels.
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