JPH0568708B2 - - Google Patents

Info

Publication number
JPH0568708B2
JPH0568708B2 JP59181023A JP18102384A JPH0568708B2 JP H0568708 B2 JPH0568708 B2 JP H0568708B2 JP 59181023 A JP59181023 A JP 59181023A JP 18102384 A JP18102384 A JP 18102384A JP H0568708 B2 JPH0568708 B2 JP H0568708B2
Authority
JP
Japan
Prior art keywords
display
electrode
selection line
conductive layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59181023A
Other languages
Japanese (ja)
Other versions
JPS6159389A (en
Inventor
Toshio Yanagisawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP59181023A priority Critical patent/JPS6159389A/en
Publication of JPS6159389A publication Critical patent/JPS6159389A/en
Publication of JPH0568708B2 publication Critical patent/JPH0568708B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、薄膜トランジスタ(TFT)をスイ
ツチ素子として表示電極アレイを構成したアクテ
イブマトリツクス形表示装置用表示電極アレイの
製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method of manufacturing a display electrode array for an active matrix display device in which the display electrode array is constructed using thin film transistors (TFTs) as switch elements.

[発明の技術的背景とその問題点] 最近、液晶やエレクトロルミネセンス(EL)
を用いた表示装置は、テレビ表示やグラフイツク
デイスプレイ等を指向した大容量、高密度のアク
テイブマトリツクス形表示装置の開発、実用化が
盛んである。このような表示装置では、クロスト
ークのない高コントラストの表示が行えるよう
に、各画素の駆動、制御を行う手段として半導体
スイツチが用いられる。その半導体スイツチとし
ては、単結晶Si基板上に形成されたMOSFETや、
最近では、透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上に形成さ
れたTFTなどが用いられる。
[Technical background of the invention and its problems] Recently, liquid crystals and electroluminescence (EL)
As for display devices using the BACKGROUND ART, large-capacity, high-density active matrix type display devices aimed at television displays, graphic displays, etc. are being actively developed and put into practical use. In such display devices, semiconductor switches are used as means for driving and controlling each pixel so that high contrast display without crosstalk can be achieved. These semiconductor switches include MOSFETs formed on single-crystal Si substrates,
Recently, TFTs formed on transparent insulating substrates have been used because they enable transmissive display and are easy to increase in area.

第2図はTFTを備えた表示電極アレイを用い
た液晶表示装置の等価回路である。Xi(i=1、
2、…、m)は通常データ線として用いられる列
選択線、Yj(j=1、2、…、n)は通常アドレ
ス線として用いられる行選択線であり、これら列
選択線Xiと行選択線Yiの各交点位置にTFT−1
1が設けられている。TFT−11のドレインは
列毎に列選択線Xiに接続され、ゲートは行毎に
選択線Yjに接続されている。12は表示画素電
極であつてそれぞれTFT−11のソースに接続
され、この表示画素電極12と対向電極14との
間に液晶13が挟持される。
FIG. 2 is an equivalent circuit of a liquid crystal display device using a display electrode array equipped with TFTs. Xi(i=1,
2,..., m) are column selection lines that are normally used as data lines, Yj (j=1, 2,..., n) are row selection lines that are normally used as address lines, and these column selection lines Xi and row selection lines TFT-1 at each intersection of line Yi
1 is provided. The drains of the TFT-11 are connected to column selection lines Xi for each column, and the gates are connected to selection lines Yj for each row. Display pixel electrodes 12 are connected to the sources of the TFT-11, and a liquid crystal 13 is sandwiched between the display pixel electrodes 12 and the counter electrode 14.

第3図はこのような液晶表示装置の概略断面構
造を示す図である。透明絶縁基板21上にTFT
(図では省略した)と透明導電膜からなる表示画
素電極12を配列形成し、これと、透明導電膜か
らなる対向電極14を全面に形成した透明絶縁基
板22との間に液晶13を挟持する構造となる。
23はスペーサおよび封着部である。
FIG. 3 is a diagram showing a schematic cross-sectional structure of such a liquid crystal display device. TFT on transparent insulating substrate 21
(omitted from the figure) and display pixel electrodes 12 made of a transparent conductive film are arranged, and a liquid crystal 13 is sandwiched between this and a transparent insulating substrate 22 on which a counter electrode 14 made of a transparent conductive film is formed on the entire surface. It becomes a structure.
23 is a spacer and a sealing part.

第3図の表示画素電極12を配列形成した側の
基板、いわゆる表示電極アレイのより具体的な構
造例を一画素部分について示すと第4図a〜cの
とおりである。第4図aは平面図であり、同図
b,cはそれぞれ同図aのA−A′、B−B′断面
である。これを構造工程に従つて説明すると、透
明絶縁基板21にITO等の透明導電膜を形成し、
これにパターニングして列選択線Xi、これと一
体のドレイン電極31、表示画素電極12、およ
びこれと一体のソース電極32を形成する。次に
ドレイン電極31およびソース電極32上にまた
がるようにアモルフアスSi等の半導体薄膜33を
各画素毎に形成する。そしてゲート絶縁膜として
SiO2膜34を全面に堆積した後、Al膜等を被着
しパターニングして行選択線Yjおよびこれと一
体のゲート電極35を形成する。この後、保護膜
としてのSiO2膜36を全面に堆積し、表示画素
電極12の表面のSiO2膜34,36をエツチン
グして表示電極アレイが完成する。
A more specific example of the structure of the substrate on which the display pixel electrodes 12 of FIG. 3 are arranged, that is, the so-called display electrode array, is shown in FIGS. 4 a to 4 c for one pixel portion. FIG. 4a is a plan view, and FIGS. 4b and 4c are cross sections A-A' and B-B' in FIG. 4a, respectively. To explain this according to the structural steps, a transparent conductive film such as ITO is formed on the transparent insulating substrate 21,
This is patterned to form a column selection line Xi, a drain electrode 31 integrated therewith, a display pixel electrode 12, and a source electrode 32 integrated therewith. Next, a semiconductor thin film 33 made of amorphous Si or the like is formed for each pixel so as to straddle the drain electrode 31 and the source electrode 32. And as a gate insulating film
After depositing the SiO 2 film 34 over the entire surface, an Al film or the like is deposited and patterned to form the row selection line Yj and the gate electrode 35 integrated therewith. Thereafter, a SiO 2 film 36 as a protective film is deposited over the entire surface, and the SiO 2 films 34 and 36 on the surface of the display pixel electrode 12 are etched to complete the display electrode array.

このようなアクテイブマトリツクス型液晶表示
装置の動作は次のように行われる。行選択線Yj
はアドレス信号により順次走査駆動され、TFT
−11は行毎にTF/n期間ずつ順次導通状態に
もたらされる。一方この行選択線Yjの走査と同
期して列選択線Xiには例えばm並列画像信号電
圧を供給する。これによつて信号電圧は行毎に順
次表示電極12に導かれ、対向電極14との間に
挟持された液晶13が励起されて画像表示がなさ
れる。
The operation of such an active matrix type liquid crystal display device is performed as follows. Row selection line Yj
is sequentially scanned and driven by the address signal, and the TFT
-11 are sequentially brought into conduction for T F /n periods for each row. On the other hand, in synchronization with the scanning of the row selection line Yj, for example, m parallel image signal voltages are supplied to the column selection line Xi. As a result, the signal voltage is sequentially guided to the display electrodes 12 row by row, and the liquid crystal 13 sandwiched between the counter electrode 14 is excited and an image is displayed.

ところで第4図に示した従来の表示電極アレイ
では、その製作に際して導電膜、半導体膜および
絶縁膜をそれぞれ一層又は二層以上形成し、かつ
それぞれを所定形状にパターニングしなければな
らないため、工程が複雑である。また各層のパタ
ーニングに応じてその表面には段差を生じ、電極
配線の段切れ等により信頼性および歩留りが低下
するという問題がある。例えば第4図cから明ら
かなように、ゲート電極35は半導体膜33の膜
厚担当分の段差がある部分を通つて行選択線Yj
と一体的に連がる。従つてこの段差による断線が
生じると、画素欠陥となる。
By the way, in the conventional display electrode array shown in FIG. 4, when manufacturing it, it is necessary to form one or more layers of a conductive film, a semiconductor film, and an insulating film, and pattern each of them into a predetermined shape. It's complicated. Further, depending on the patterning of each layer, a step is generated on the surface thereof, and there is a problem that reliability and yield are reduced due to step breaks in electrode wiring, etc. For example, as is clear from FIG.
are integrally connected. Therefore, if a disconnection occurs due to this step, it will result in a pixel defect.

[発明の目的] 本発明は上記の点に鑑み、TFTを備えた表示
電極アレイの製造工程の簡略化を図ると共に、電
極配線の断切れを防止して信頼性向上および歩留
り向上を図つたアクテイブマトリツクス型表示装
置用表示電極アレイの製造方法を提供することを
目的とする。
[Object of the Invention] In view of the above points, the present invention aims to simplify the manufacturing process of display electrode arrays equipped with TFTs, and to improve reliability and yield by preventing disconnection of electrode wiring. An object of the present invention is to provide a method for manufacturing a display electrode array for a matrix type display device.

[発明の概要] 本発明は、複数の薄膜トランジスタにより、選
択駆動される複数の表示画素電極をマトリツクス
状に配列形成したアクテイブマトリツクス型表示
装置用表示電極アレイの製造方法において、基板
上に第1の導電層を被着させ、該第1の導電層に
より、複数本の列選択線、各列選択線と一体のド
レイン電極、各画素位置に配列された表示画素電
極、および、これと一体のソース電極とを形成す
る工程と、半導体薄膜、ゲート絶縁膜、第2の導
電層を連続して上記基板上に被着させる工程と、
該第2の導電層により複数本の行選択線およびこ
れと一体のゲート電極を形成し、連続して該ゲー
ト絶縁膜、該半導体薄膜をエツチングする工程
と、保護膜を上記基板上に被着させ、少なくとも
各列選択線、各行選択線を表示電極アレイ外部へ
電気接続させるための取り出し部領域を含む周辺
領域の上記保護膜を選択的に除去する工程を具備
することを特徴とするアクテイブマトリツクス型
表示装置用表示電極アレイの製造方法である。
[Summary of the Invention] The present invention provides a method for manufacturing a display electrode array for an active matrix display device in which a plurality of display pixel electrodes selectively driven by a plurality of thin film transistors are arranged in a matrix. A conductive layer is deposited, and the first conductive layer forms a plurality of column selection lines, a drain electrode integrated with each column selection line, a display pixel electrode arranged at each pixel position, and a display pixel electrode integrated therewith. a step of forming a source electrode, and a step of successively depositing a semiconductor thin film, a gate insulating film, and a second conductive layer on the substrate;
A step of forming a plurality of row selection lines and a gate electrode integral therewith with the second conductive layer, successively etching the gate insulating film and the semiconductor thin film, and depositing a protective film on the substrate. an active matrix, comprising the step of selectively removing the protective film in a peripheral area including a take-out area for electrically connecting at least each column selection line and each row selection line to the outside of the display electrode array; This is a method for manufacturing a display electrode array for a Tux type display device.

[発明の実施例] 以下、本発明の実施例を説明する。第1図a〜
fは本発明の一実施例を説明するものである。左
側はTFTアレイ部を、右側は信号線パツド部を
示す。まず、第1図aに示すように、ガラス基板
40上にITO41を1000Åと、リン添加アモルフ
アスシリコン42を500Å積層する。次に、IC製
造工程で通常用いられるマスクを用いたりリソグ
ラフイ工程で所定のパターンを形成し、ケミカル
ドライエツチングでリン添加アモルフアスシリコ
ン42をエツチングし、続けて硝酸入り塩酸で
ITO41をエツチングすることにより、TFTの
ソース・ドレイン部、信号線および画素電極のパ
ターンを得る(第1図b)。次に、イントリンシ
ツクアモルフアスシリコン43を4000Åと、窒化
シリコン44を4000Åおよびアルミニウム45を
連続して被着させる(第1図c)。第2のマスク
を用い、リソグラフイを行ない、所定のパターン
を形成し、アルミエツチング液でアルミニウム4
5をエツチングする。続いてケミカルドライエツ
チングで窒化シリコン膜44、イントリンシツク
アモルフアスシリコン43をエツチングしTFT
46を形成する(第1図d)。この工程で、列選
択線の外部への取出部が表面に表われる(第1図
d右側)。この段階で表示電極アレイは一応完成
しており、2マスクで終了となる。保護膜が必要
な場合には、続いて、窒化シリコン1μmの保護
膜47を被着させる(第1図e)。第3のマスク
を用いてリソグラフイを行ない、行、列選択線取
出部48および画素部49の保護膜47を除くパ
ターンを形成し、ケミカルドライエツチングで保
護膜47をエツチングする。同時に、ITO41上
の不必要なリン添加アモルフアスシリコン42も
除去する(第1図f)。以上の工程で、表示電極
アレイは、保護膜を含めて完成する。第1図fに
おいて、ガラス基板40は透明絶縁基板となる。
ITO41及びリン添加アモルフアスシリコン42
は第1の導電層となり、ドレイン電極50、ソー
ス電極51、画素部(表示画素電極)12、列選
択取出部(列選択線)48を形成する。イントリ
ンシツクアモルフアスシリコン43は半導体薄膜
となり、窒化シリコン44はゲート絶縁膜とな
り、アルミニウム層45は第2の導電線となり、
ゲート電極、行選択線取出部(行選択線)を形成
する。
[Examples of the invention] Examples of the invention will be described below. Figure 1 a~
f describes one embodiment of the present invention. The left side shows the TFT array section, and the right side shows the signal line pad section. First, as shown in FIG. 1a, ITO 41 with a thickness of 1000 Å and phosphorus-doped amorphous silicon 42 with a thickness of 500 Å are laminated on a glass substrate 40. Next, a predetermined pattern is formed using a mask commonly used in the IC manufacturing process or in a lithography process, and the phosphorus-doped amorphous silicon 42 is etched using chemical dry etching, followed by hydrochloric acid containing nitric acid.
By etching the ITO 41, patterns for the source/drain portions of the TFT, signal lines, and pixel electrodes are obtained (FIG. 1b). Next, 4000 Å of intrinsic amorphous silicon 43, 4000 Å of silicon nitride 44, and aluminum 45 are sequentially deposited (FIG. 1c). Lithography is performed using the second mask to form a predetermined pattern, and aluminum 4 is etched using an aluminum etching solution.
Etch 5. Next, the silicon nitride film 44 and the intrinsic amorphous silicon 43 are etched by chemical dry etching to form a TFT.
46 (Fig. 1d). In this step, the external extraction portion of the column selection line appears on the surface (right side of FIG. 1d). At this stage, the display electrode array is almost completed, and the process is completed with two masks. If a protective film is required, then a protective film 47 of 1 μm silicon nitride is deposited (FIG. 1e). Lithography is performed using a third mask to form a pattern excluding the protective film 47 of the row and column selection line extraction portions 48 and the pixel portion 49, and the protective film 47 is etched by chemical dry etching. At the same time, unnecessary phosphorus-doped amorphous silicon 42 on ITO 41 is also removed (FIG. 1f). Through the above steps, the display electrode array including the protective film is completed. In FIG. 1f, the glass substrate 40 is a transparent insulating substrate.
ITO41 and phosphorus-doped amorphous silicon 42
serves as a first conductive layer and forms a drain electrode 50, a source electrode 51, a pixel portion (display pixel electrode) 12, and a column selection extraction portion (column selection line) 48. Intrinsic amorphous silicon 43 becomes a semiconductor thin film, silicon nitride 44 becomes a gate insulating film, aluminum layer 45 becomes a second conductive line,
A gate electrode and a row selection line extraction portion (row selection line) are formed.

この実施例によれば、TFTアレイは、保護膜
のパターニングを含め、3枚のマスクで済み、従
来のものにくらべ、製造工程が簡単になる。
According to this embodiment, the TFT array requires only three masks, including the patterning of the protective film, and the manufacturing process is simpler than that of the conventional method.

本実施例では、レジストを被着させたまま、ア
ルミニウム層45、窒化シリコン44、イントリ
ンシツクアモルフアスシリコン43はエツチング
する場合について述べたが、アルミニウム層45
のエツチング後、レジストを剥離した後、ケミカ
ルエツチングで、窒化シリコン44、シントリン
シツクアモルフアスシリンコン43をエツチング
してもよい。
In this embodiment, the aluminum layer 45, silicon nitride 44, and intrinsic amorphous silicon 43 are etched while the resist is still attached.
After the resist is removed, the silicon nitride 44 and the thin phosphorescent amorphous silicon 43 may be etched by chemical etching.

本実施例では、列選択線の外部への取り出し部
は、ITOで形成されるため、金やアルミニウムの
ワイヤーボンデイングで、外部に接続することは
困難であるが、導電ゴム等の液晶表示素子で通常
使われる接続方法を用いれば、問題なく、外部接
続ができる。
In this example, the external part of the column selection line is formed of ITO, so it is difficult to connect it to the outside with gold or aluminum wire bonding, but it is difficult to connect it to the outside with gold or aluminum wire bonding. External connections can be made without any problems by using commonly used connection methods.

本発明における「取り出し部領域を含む周辺領
域」には、各行選択線、各列選択線の取り出し部
の他、接地線や、他の外部に電気的接続の必要
な、すべての取出し部を含んでもよい。
In the present invention, the "peripheral area including the take-out area" includes the take-out parts of each row selection line and each column selection line, as well as all the take-out parts that require grounding wires and other electrical connections to the outside. But that's fine.

以上アモルフアスSiを用いたTFTを中心に述
べてきたが、半導体層としては、ポリーSiや
CdSe、CdS等の化合物半導体でもよい。また、
ゲート絶縁層として、窒化シリコンを用いた場合
について説明してきたが、酸化シリコン、オキシ
ナイトライドシリコン等の無機絶縁膜や、ポリイ
ミド等の有機絶縁膜でもよいし、多層でもよい。
The above discussion has centered on TFTs using amorphous Si, but as a semiconductor layer, poly-Si,
Compound semiconductors such as CdSe and CdS may also be used. Also,
Although the case where silicon nitride is used as the gate insulating layer has been described, it may be an inorganic insulating film such as silicon oxide or silicon oxynitride, an organic insulating film such as polyimide, or a multilayer structure.

第1の導電層は、ITOと、リン添加アモルフア
スシリコンの積層の場合について説明してきた
が、ITOのみでも良いし、ITO、モリブデン、リ
ン添加アモルフアスシリコンの三層積層等でもよ
い。さらに、透明性が要求されない場合にはAl、
CrやMo等の金属層でもよい。ゲート電極につい
ては、Alの他、ポリシリコン、Cr、Mo、アルミ
シリコン、モリブデンシリサイド等でもよい。上
記各層の製造方法は、プラズマCVD、常圧・減
圧CVD、蒸着法、スパツタ法、モレキユラービ
ーム法、スピンオン法等の種々の方法が可能であ
る。
Although the first conductive layer has been described as a laminated layer of ITO and phosphorus-doped amorphous silicon, it may be only ITO, or may be a three-layer laminated layer of ITO, molybdenum, and phosphorus-doped amorphous silicon. Additionally, if transparency is not required, Al,
A metal layer such as Cr or Mo may also be used. The gate electrode may be made of polysilicon, Cr, Mo, aluminum silicon, molybdenum silicide, etc. in addition to Al. Various methods such as plasma CVD, normal pressure/low pressure CVD, vapor deposition method, sputtering method, molecular beam method, spin-on method, etc. can be used to manufacture each of the above layers.

[発明の効果] 本発明によれば、従来のように各層毎にパター
ニングを行う場合に比べて工程の簡略化が図られ
る。具体的には、保護層形成を含めて3マスク
で、TFTアレイを製造することができる。
[Effects of the Invention] According to the present invention, the process can be simplified compared to the conventional case where patterning is performed for each layer. Specifically, a TFT array can be manufactured using three masks including the formation of a protective layer.

また、本発明によれば、第2層導電膜による行
選択線とゲート電極が段差なく形成されるため、
半導体薄膜が比較的厚い場合であつても断切れは
なく、信頼性および歩留りの向上が図られる。更
に、別々の工程が作られる導電層の電気的接続を
とる必要が無く、信頼性および歩留りの向上が図
られる。
Further, according to the present invention, since the row selection line and the gate electrode are formed by the second layer conductive film without any difference in level,
Even when the semiconductor thin film is relatively thick, there is no discontinuity, improving reliability and yield. Furthermore, there is no need to electrically connect conductive layers that are produced in separate steps, improving reliability and yield.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例における表示電極ア
レイの一画素部および列電極取り出し部の製造工
程を説明するための断面図、第2図はアクテイブ
マトリツクス型液晶表示装置の等価回路図、第3
図はその概略断面構造図、第4図a−cはその表
示電極アレイの一画素部分の構造を示す平面図と
A−A′およびB−B′断面図である。 40……ガラス基板、41……ITO、42……
リン添加アモルフアスシリコン、43……イント
リンシツクアモルフアスシリコン、44……窒化
シリコン、45……アルミニウム層、47……保
護膜。
FIG. 1 is a sectional view for explaining the manufacturing process of one pixel part of a display electrode array and a column electrode extraction part in an embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of an active matrix type liquid crystal display device. Third
The figure is a schematic sectional view of the structure, and FIGS. 4a-4c are a plan view and AA' and BB' sectional views showing the structure of one pixel portion of the display electrode array. 40...Glass substrate, 41...ITO, 42...
Phosphorus-doped amorphous silicon, 43... Intrinsic amorphous silicon, 44... Silicon nitride, 45... Aluminum layer, 47... Protective film.

Claims (1)

【特許請求の範囲】[Claims] 1 複数の薄膜トランジスタにより、選択駆動さ
れる複数の表示画素電極をマトリツクス状に配列
形成したアクテイブマトリツクス型表示装置用表
示電極アレイの製造方法において、基板上に第1
の導電層を被着させ、該第1の導電層により、複
数本の列選択線、各列選択線と一体のドレイン電
極、各画素位置に配列された表示画素電極、およ
び、これと一体のソース電極とを形成する工程
と、半導体薄膜、ゲート絶縁膜、第2の導電層を
連続して上記基板上に被着させる工程と、該第2
の導電層により複数本の行選択線およびこれと一
体のゲート電極を形成し、連続してゲート絶縁
膜、該半導体薄膜をエツチングする工程と、保護
膜を上記基板上に被着させ、少なくとも各列選択
線、各行選択線を表示電極アレイ外部へ電気接続
させるための取り出し部領域を含む周辺領域の上
記保護膜を選択的に除去する工程を具備すること
を特徴とするアクテイブマトリツクス型表示装置
用表示電極アレイの製造方法。
1. In a method of manufacturing a display electrode array for an active matrix display device in which a plurality of display pixel electrodes selectively driven by a plurality of thin film transistors are arranged in a matrix, a first pixel electrode is formed on a substrate.
A conductive layer is deposited, and the first conductive layer forms a plurality of column selection lines, a drain electrode integrated with each column selection line, a display pixel electrode arranged at each pixel position, and a display pixel electrode integrated therewith. a step of forming a source electrode, a step of successively depositing a semiconductor thin film, a gate insulating film, and a second conductive layer on the substrate;
A step of forming a plurality of row selection lines and a gate electrode integrated with the conductive layer, successively etching the gate insulating film and the semiconductor thin film, depositing a protective film on the substrate, and etching at least each row selection line. An active matrix type display device comprising a step of selectively removing the protective film in a peripheral area including a take-out area for electrically connecting a column selection line and each row selection line to the outside of the display electrode array. A method for manufacturing a display electrode array for use in a computer.
JP59181023A 1984-08-30 1984-08-30 Manufacture of display electrode array for active matrix type display unit Granted JPS6159389A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59181023A JPS6159389A (en) 1984-08-30 1984-08-30 Manufacture of display electrode array for active matrix type display unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59181023A JPS6159389A (en) 1984-08-30 1984-08-30 Manufacture of display electrode array for active matrix type display unit

Publications (2)

Publication Number Publication Date
JPS6159389A JPS6159389A (en) 1986-03-26
JPH0568708B2 true JPH0568708B2 (en) 1993-09-29

Family

ID=16093408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59181023A Granted JPS6159389A (en) 1984-08-30 1984-08-30 Manufacture of display electrode array for active matrix type display unit

Country Status (1)

Country Link
JP (1) JPS6159389A (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0830822B2 (en) * 1986-05-26 1996-03-27 カシオ計算機株式会社 Method for manufacturing active matrix liquid crystal display device
JPH0535426Y2 (en) * 1986-08-08 1993-09-08
JPS6444419A (en) * 1987-08-11 1989-02-16 Fujitsu Ltd Liquid crystal display panel
JP2759207B2 (en) * 1988-06-16 1998-05-28 カシオ計算機株式会社 Method of forming pixel electrode and thin film transistor
JP4906029B2 (en) * 2004-08-20 2012-03-28 株式会社半導体エネルギー研究所 Method for manufacturing display device

Also Published As

Publication number Publication date
JPS6159389A (en) 1986-03-26

Similar Documents

Publication Publication Date Title
US5828433A (en) Liquid crystal display device and a method of manufacturing the same
US6878966B2 (en) Thin-film transistor display devices
US5872021A (en) Method for manufacturing LCD device capable of avoiding short circuit between signal line and pixel electrode
US6927105B2 (en) Thin film transistor array substrate and manufacturing method thereof
JP2963529B2 (en) Active matrix display device
KR100264112B1 (en) Active matrix panel and manufacturing method of the same
EP0372821A2 (en) Liquid crystal display panel with reduced pixel defects
JPH09265113A (en) Active matrix type liquid crystal display device and its production
JPH0814669B2 (en) Matrix type display device
JPH03149525A (en) Insulation structure for amorphous silicon thin film transistor
JPH1031235A (en) Liquid crystal display device
JPH07104312A (en) Production of liquid crystal display device
JP3226836B2 (en) Liquid crystal display device and manufacturing method thereof
EP0315319B1 (en) Liquid crystal display device
US4990460A (en) Fabrication method for thin film field effect transistor array suitable for liquid crystal display
JPH09318975A (en) Thin-film field effect type transistor element array and its production
US5466620A (en) Method for fabricating a liquid crystal display device
JPH1048664A (en) Liquid crystal display device and its production
JPH0568708B2 (en)
JP3167817B2 (en) Active matrix liquid crystal display
JPH0627981B2 (en) Display electrode array for active matrix type display device and manufacturing method thereof
JPH0563026B2 (en)
US6462793B1 (en) Liquid crystal display device and method of fabricating the same
JPH08262491A (en) Liquid crystal display element and its production
JP3265862B2 (en) Liquid crystal display device and manufacturing method thereof

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term