JP2759207B2 - Method of forming pixel electrode and thin film transistor - Google Patents

Method of forming pixel electrode and thin film transistor

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JP2759207B2
JP2759207B2 JP14688288A JP14688288A JP2759207B2 JP 2759207 B2 JP2759207 B2 JP 2759207B2 JP 14688288 A JP14688288 A JP 14688288A JP 14688288 A JP14688288 A JP 14688288A JP 2759207 B2 JP2759207 B2 JP 2759207B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示素子に使用される透明基板面に透
明画素電極とこの画素電極を駆動するスタガー型の薄膜
トランジスタとを形成する、画素電極と薄膜トランジス
タの形成方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a pixel electrode in which a transparent pixel electrode and a staggered thin film transistor for driving the pixel electrode are formed on a transparent substrate used for a liquid crystal display device. And a method of forming a thin film transistor.

〔従来の技術〕[Conventional technology]

アクティブマトリックス型液晶表示素子の画素電極形
成基板にその各画素電極とそれぞれ対応させて配設され
る画素電極駆動用の薄膜トランジスタとしては、逆スタ
ガー型のものが用いられているが、この逆スタガー型の
薄膜トランジスタは、基板面に形成したゲート電極の上
に、ゲート絶縁膜と、i−a−S1半導体からなるチャン
ネル層と、n+−a−Si半導体からなるソース,ドレイン
とのコンタクト層と、ソース電極およびドレイン電極と
を積層したものであるために、画素電極形成面(一般に
はゲート絶縁膜面)と、画素電極を接続するソース電極
との間に段差があり、そのために、画素電極形成面から
ソース電極上にかけて形成される画素電極が前記段差部
において断線したりすることがあるという問題をもって
いる。
An inverted staggered thin film transistor is used as a thin film transistor for driving a pixel electrode provided on a pixel electrode forming substrate of an active matrix type liquid crystal display element in correspondence with each pixel electrode. The thin film transistor of the above, on a gate electrode formed on the substrate surface, a gate insulating film, a channel layer made of ia-S1 semiconductor, a contact layer of source and drain made of n + -a-Si semiconductor, Since the source electrode and the drain electrode are stacked, there is a step between the pixel electrode formation surface (generally, the gate insulating film surface) and the source electrode connecting the pixel electrode. There is a problem that a pixel electrode formed from the surface to the source electrode may be disconnected at the step.

このため、最近では、画素電極を駆動する薄膜トラン
ジスタをスタガー型のものとすることにより、画素電極
を基板面に形成して、この画素電極の上に薄膜トランジ
スタを形成することが考えられている。
For this reason, recently, it is considered that the pixel electrode is formed on the substrate surface by forming the thin film transistor for driving the pixel electrode into a staggered thin film transistor, and the thin film transistor is formed on the pixel electrode.

第8図は、画素電極を基板面に形成し、この画素電極
の上にスタガー型の薄膜トランジスタを形成する場合
の、従来の画素電極と薄膜トランジスタの形成方法を工
程順に示したもので、画素電極と薄膜トランジスタとは
次のようにして形成されている。
FIG. 8 shows a conventional method for forming a pixel electrode and a thin film transistor when forming a pixel electrode on a substrate surface and forming a staggered thin film transistor on the pixel electrode in the order of steps. The thin film transistor is formed as follows.

まず第8図(a)に示すように基板(ガラス基板)1
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜2を被着させ、その上にレジストマスクA1を形
成して透明導電膜2をエッチングすることにより、この
透明導電膜2を第8図(b)に示すように画素電極aの
形状にパターニングする。次に、第8図(c)に示すよ
うに、画素電極aを形成した基板1面にそのほぼ全面に
わたって、薄膜トランジスタのソース,ドレイン電極と
なる第1の金属膜3と、ソース,ドレインとのコンタク
ト層となる第1の半導体膜(n+−a−Si膜)4を順次積
層した後、その上にレジストマスクA2を形成して半導体
膜4と金属膜3とをエッチングし、この半導体膜4と金
属膜3とを、第8図(d)に示すように外側部が画素電
極aの上に重なるソース電極Sと、ドレイン電極Dおよ
びこれにつながるデータライン(図示せず)の形状にパ
ターニングする。次に、第8図(e)に示すように、基
板1面にそのほぼ全面にわたって、薄膜トランジスタの
チャンネル層となる第2の半導体膜(i−a−Si膜)5
と、SiN等のゲート絶縁膜6と、ゲート電極となる第2
の金属膜7とを順次積層し、その上にレジストマスクA3
を形成してエッチングを行なうことにより、この積層膜
(第2金属膜7と絶縁膜6と第2半導体膜5)を、ゲー
ト電極Gとこれにつながる制御ライン(図示せず)の形
状にパターニングして、第8図(f)に示すようなスタ
ガー型の薄膜トランジスタTを形成するとともに、この
ときにソース,ドレインとのコンタクト層となる第1の
半導体膜4の不要部分(ゲート電極G下のトランジスタ
素子領域を除く部分)もエッチング除去する。この後
は、第8図(g)に示すように、上記画素電極aと薄膜
トランジスタTを形成した基板1面にそのほぼ全面にわ
たってポリイミド等の保護絶縁膜8を被着させ、その上
にレジストマスクA4を形成して、この保護絶縁膜8をエ
ッチング法により第8図(h)に示すようにトランジス
タ素子領域とデータラインおよび制御ライン部分を覆う
形状にパターニングする。なお、第8図(h)におい
て、9は、上記のようにして画素電極aと薄膜トランジ
スタTを形成した後に基板1面に形成される配向膜であ
る。
First, as shown in FIG. 8 (a), a substrate (glass substrate) 1
A transparent conductive film 2 such as ITO serving as a pixel electrode is applied to almost the entire surface, a resist mask A1 is formed thereon, and the transparent conductive film 2 is etched. As shown in FIG. 2B, patterning is performed in the shape of the pixel electrode a. Next, as shown in FIG. 8 (c), the first metal film 3 serving as the source and drain electrodes of the thin film transistor and the source and drain are formed over substantially the entire surface of the substrate 1 on which the pixel electrode a is formed. After sequentially stacking a first semiconductor film (n + -a-Si film) 4 serving as a contact layer, a resist mask A2 is formed thereon, and the semiconductor film 4 and the metal film 3 are etched. 4 and the metal film 3 are formed into the shapes of a source electrode S whose outer portion overlaps the pixel electrode a, a drain electrode D, and a data line (not shown) connected thereto, as shown in FIG. 8 (d). Perform patterning. Next, as shown in FIG. 8 (e), a second semiconductor film (ia-Si film) 5 serving as a channel layer of the thin film transistor is formed over substantially the entire surface of the substrate 1.
, A gate insulating film 6 of SiN or the like, and a second
Metal film 7 is sequentially laminated, and a resist mask A3 is formed thereon.
Is formed and etching is performed to pattern this laminated film (the second metal film 7, the insulating film 6, and the second semiconductor film 5) into the shape of the gate electrode G and control lines (not shown) connected thereto. Then, a staggered thin film transistor T as shown in FIG. 8 (f) is formed, and at this time, an unnecessary portion of the first semiconductor film 4 serving as a contact layer between the source and the drain (below the gate electrode G). The portion excluding the transistor element region) is also etched away. Thereafter, as shown in FIG. 8 (g), a protective insulating film 8 of polyimide or the like is applied to almost the entire surface of the substrate 1 on which the pixel electrode a and the thin film transistor T are formed, and a resist mask is formed thereon. A4 is formed, and this protective insulating film 8 is patterned by an etching method so as to cover the transistor element region, the data line and the control line as shown in FIG. 8 (h). In FIG. 8H, reference numeral 9 denotes an alignment film formed on the surface of the substrate 1 after forming the pixel electrode a and the thin film transistor T as described above.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、上記従来の画素電極と薄膜トランジス
タの形成方法は、まず基板1面に透明導電膜2を被着さ
せてこの透明導電膜2をパターニングすることにより画
素電極aを形成した後に、この基板1面に上記のような
工程で薄膜トランジスタTを形成するものであるため
に、工程数が多く、これが量産化および低コスト化の妨
げとなっていた。
However, according to the above-described conventional method of forming a pixel electrode and a thin film transistor, first, a transparent conductive film 2 is applied to the surface of the substrate 1 and the transparent conductive film 2 is patterned to form a pixel electrode a. In addition, since the thin film transistor T is formed by the above-described steps, the number of steps is large, which hinders mass production and cost reduction.

本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、画素電極とスタガ
ー型薄膜トランジスタとを少ない工程数で形成すること
ができる、画素電極と薄膜トランジスタの形成方法を提
供することにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for forming a pixel electrode and a thin film transistor, which can form a pixel electrode and a staggered thin film transistor in a small number of steps. Is to provide.

〔課題を解決するための手段〕[Means for solving the problem]

基板一面のほぼ全面上に、透明導電膜と、第1金属膜
と、コンタクト層とを順次積層して第1の積層膜を形成
し、前記透明導電膜の側壁と、前記第1金属膜の側壁
と、前記コンタクト層の側壁とが露出しかつこれら側壁
が前記基板面に対し実質的に重なるように、この第1の
積層膜を、画素電極、ドレイン電極、及びデータライン
の形状にパターニングする第1パターニング工程と、 前記第1の積層膜の上に、前記コンタクト層と同種の
材料を含む半導体膜と、ゲート絶縁膜と、第2金属膜と
を順次積層して第2の積層膜を形成し、この第2の積層
膜をゲート電極の形状にパターニングするとともに、パ
ターニングされた前記半導体層と重なる前記コンタクト
層を残して前記コンタクト層を除去する第2パターニン
グ工程と、 前記第1金属膜上及び前記第2金属膜上に絶縁膜を被
膜し、前記データラインの前記第1金属膜を残すととも
に前記透明導電膜の一部を露出するように、前記第1金
属膜及び前記絶縁膜をパターニングする第3パターニン
グ工程と、 露出した前記透明導電膜上に配向膜を形成する配向膜
形成工程と、 を有することを特徴とするものである。
A transparent conductive film, a first metal film, and a contact layer are sequentially laminated on substantially the entire surface of the substrate to form a first laminated film, and a side wall of the transparent conductive film and the first metal film are formed. The first stacked film is patterned into a shape of a pixel electrode, a drain electrode, and a data line such that a side wall and a side wall of the contact layer are exposed and the side walls substantially overlap the substrate surface. A first patterning step, a semiconductor film containing the same kind of material as the contact layer, a gate insulating film, and a second metal film are sequentially laminated on the first laminated film to form a second laminated film. Forming, patterning the second laminated film into the shape of a gate electrode, and removing the contact layer while leaving the contact layer overlapping the patterned semiconductor layer; An insulating film is coated on the second metal film and the first metal film and the insulating film so that the first metal film of the data line is left and a part of the transparent conductive film is exposed. A third patterning step of patterning; and an alignment film forming step of forming an alignment film on the exposed transparent conductive film.

〔作用〕 すなわち、本発明によれば、画素電極と、薄膜トラン
ジスタのソース電極およびドレイン電極とを同時に形成
しているために、画素電極と薄膜トランジスタとを別工
程で形成している従来の方法に比べて工程数を少なくす
ることができるから、量産化および低コスト化をはかる
ことができる。
[Operation] That is, according to the present invention, since the pixel electrode and the source electrode and the drain electrode of the thin film transistor are formed at the same time, compared with the conventional method in which the pixel electrode and the thin film transistor are formed in separate steps. As a result, the number of steps can be reduced, so that mass production and cost reduction can be achieved.

〔実施例〕〔Example〕

以下、本発明の第1の実施例を第1図〜第4図を参照
して説明する。
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.

まず第1図(a)に示すように基板(ガラス基板)1
面にそのほぼ全面にわたって画素電極となるITO等の透
明導電膜2をスパッタリング法等によって500Åの厚さ
に被着させた後、その上に、薄膜トランジスタのソー
ス,ドレイン電極となるCr等の第1の金属膜3をスパッ
タリング法または真空蒸着法等によって500Åの厚さに
被着させ、さらにその上に、ソース,ドレインとのコン
タクト層となる第1の半導体膜(n+−a−Si膜)4をプ
ラズマCVD法等によって250Åの厚さに被着させる。次
に、この基板1面に積層した第1の積層膜の上に、レジ
ストマスクB1を形成して、上記第1の積層膜の半導体膜
4と金属膜3と透明導電膜2を順次ドライエッチング法
でエッチングすることにより、この第1の積層膜を、第
1図(b)および第2図に示すように、画素電極aおよ
びこれと連続するソース電極Sの形状と、ドレイン電極
DおよびこれにつながるデータラインDaの形状とにパタ
ーニングする。この時点では、画素電極aおよびソース
電極Sと、ドレイン電極DおよびデータラインDaは、透
明導電膜2と第1の金属膜3と第1の半導体膜4との積
層膜となっているが、画素電極aとデータラインDaは、
最終的には透明導電膜2だけからなる単層膜とされる。
次に、上記レジストマスクB1を剥離してから、第1図
(c)に示すように基板1面にそのほぼ全面にわたっ
て、薄膜トランジスタのチャンネル層となる第2の半導
体膜(i−a−Si膜)5をプラズマCVD法等によって500
Åの厚さに被着させ、その上にSiN等のゲート絶縁膜6
をプラズマCVD法等によって400Åの厚さに被着させると
ともに、さらにその上に、薄膜トランジスタのゲート電
極となるAl等の第2の金属膜7をスパッタリング法また
は真空蒸着法等によって2000Åの厚さに被着させて第2
の積層膜を形成する。次に、この第2の積層膜の上にレ
ジストマスクB2を形成してこの第2の積層膜の金属膜7
とゲート絶縁膜6と半導体膜5を順次ドライエッチング
法でエッチングすることにより、この第2の積層膜を、
第1図(d)および第3図,第4図に示すようにゲート
電極Gおよびこれにつながる制御ラインGaの形状にパタ
ーニングして薄膜トランジスタTを形成するとともに、
この第2の積層膜のパターニングに続いて、前記透明導
電膜2をパターニングして形成された画素電極aの上の
第1の半導体膜4と第1の金属膜3とを順次エッチング
除去して、画素電極aを露出させる。なお、このとき、
第2の積層膜のパターニングによって露出するデータラ
インDa部の第1の半導体膜4と第1の金属膜3もエッチ
ングされ、したがって、ソース電極Sとドレイン電極D
はそれぞれ透明導電膜2と金属膜3とからなる二層膜と
して残されるが、データラインDaは透明導電膜2だけの
単層膜となる。この後は、第1図(e)に示すように、
上記画素電極aと薄膜トランジスタTを形成した基板1
面にそのほぼ全面にわたってポリイミド等の保護絶縁膜
8を被着させ、その上にレジストマスクB3を形成して、
この保護絶縁膜8をドライエッチング法により第1図
(f)に示すようにトランジスタ素子領域とデータライ
ンDaおよび制御ラインGa部分を覆う形状にパターニング
し、この後基板1面に配向膜9を形成する。
First, as shown in FIG. 1 (a), a substrate (glass substrate) 1
A transparent conductive film 2 such as ITO serving as a pixel electrode is deposited on the entire surface to a thickness of 500 mm by sputtering or the like, and then a first conductive film 2 made of Cr or the like serving as source and drain electrodes of a thin film transistor is formed thereon. Metal film 3 is deposited to a thickness of 500.degree. By a sputtering method or a vacuum evaporation method, and a first semiconductor film (n.sup. + -A-Si film) serving as a contact layer with a source and a drain is further formed thereon. 4 is deposited to a thickness of 250 ° by a plasma CVD method or the like. Next, a resist mask B1 is formed on the first laminated film laminated on the surface of the substrate 1, and the semiconductor film 4, the metal film 3, and the transparent conductive film 2 of the first laminated film are sequentially dry-etched. The first laminated film is formed by etching the first laminated film into a pixel electrode a and a shape of a source electrode S continuous with the pixel electrode a and a drain electrode D and a drain electrode D, as shown in FIGS. 1 (b) and 2. Is patterned into the shape of the data line Da leading to. At this time, the pixel electrode a and the source electrode S, the drain electrode D, and the data line Da are laminated films of the transparent conductive film 2, the first metal film 3, and the first semiconductor film 4, The pixel electrode a and the data line Da
Finally, a single-layer film composed of only the transparent conductive film 2 is obtained.
Next, after the resist mask B1 is peeled off, as shown in FIG. 1 (c), the second semiconductor film (ia-Si film) to be a channel layer of the thin film transistor is formed on almost the entire surface of the substrate 1. 5) 500 by plasma CVD method etc.
A gate insulating film 6 such as SiN.
Is deposited to a thickness of 400 mm by a plasma CVD method or the like, and a second metal film 7 such as Al serving as a gate electrode of a thin film transistor is further formed thereon to a thickness of 2000 mm by a sputtering method or a vacuum evaporation method. Second to adhere
Is formed. Next, a resist mask B2 is formed on the second laminated film, and the metal film 7 of the second laminated film is formed.
, The gate insulating film 6 and the semiconductor film 5 are sequentially etched by a dry etching method, so that the second
As shown in FIG. 1 (d) and FIGS. 3 and 4, the gate electrode G and the control line Ga connected thereto are patterned to form a thin film transistor T,
Subsequent to the patterning of the second laminated film, the first semiconductor film 4 and the first metal film 3 on the pixel electrode a formed by patterning the transparent conductive film 2 are sequentially removed by etching. Then, the pixel electrode a is exposed. At this time,
The first semiconductor film 4 and the first metal film 3 in the data line Da portion exposed by the patterning of the second stacked film are also etched, so that the source electrode S and the drain electrode D
Are left as a two-layer film composed of the transparent conductive film 2 and the metal film 3, respectively, but the data line Da is a single-layer film composed of only the transparent conductive film 2. Thereafter, as shown in FIG. 1 (e),
Substrate 1 on which pixel electrode a and thin film transistor T are formed
A protective insulating film 8 made of polyimide or the like is applied to almost the entire surface, and a resist mask B3 is formed thereon,
This protective insulating film 8 is patterned by dry etching so as to cover the transistor element region, the data line Da and the control line Ga as shown in FIG. 1 (f), and thereafter, an alignment film 9 is formed on the surface of the substrate 1. I do.

すなわち、上記画素電極と薄膜トランジスタの形成方
法は、基板1面に、画素電極となる透明導電膜2と、ソ
ース,ドレイン電極となる第1の金属膜3と、ソース,
ドレインとのコンタクト層となる第1の半導体膜4とを
順次積層して、この第1の積層膜をパターニングするこ
とにより、画素電極aおよびこれと連続するソース電極
Sと、ドレイン電極DおよびデータラインDaとを同時に
形成し、この後、チャンネル層となる第2の半導体膜5
と、ゲート絶縁膜6と、ゲート電極となる第2の金属膜
7とを順次積層して、この第2の積層膜をパターニング
することにより、チャンネル層と、ゲート絶縁膜6と、
ゲート電極Gとを同時に形成するとともに、上記第2の
積層膜のパターニング時に、画素電極a上の第1の半導
体膜4と第1の金属膜3とを除去して画素電極aを露出
させるようにしたものであり、この方法によれば、画素
電極aと、薄膜トランジスタTのソース電極Sおよびド
レイン電極Dとを同時に形成しているために、基板1面
の被着膜をパターニングするエッチングは、第1図
(a)に示した第1の積層膜のエッチングと、第1図
(c)に示した第1の積層膜および第1の半導体膜4と
第1の金属膜3とのエッチングと、第1図(e)に示し
た保護絶縁膜8のエッチングとの3回だけでよく、した
がって、画素電極と薄膜トランジスタとを別工程で形成
している従来の方法(エッチング工程4回)に比べて工
程数を少なくすることができるから、量産化および低コ
スト化をはかることができる。
That is, the method of forming the pixel electrode and the thin film transistor is such that a transparent conductive film 2 serving as a pixel electrode, a first metal film 3 serving as source and drain electrodes,
By sequentially laminating a first semiconductor film 4 serving as a contact layer with the drain and patterning the first laminated film, the pixel electrode a and the source electrode S continuous thereto, the drain electrode D and the data Line Da is formed at the same time, and then the second semiconductor film 5 serving as a channel layer is formed.
, A gate insulating film 6, and a second metal film 7 serving as a gate electrode are sequentially stacked, and the second stacked film is patterned to form a channel layer, a gate insulating film 6,
The gate electrode G is formed at the same time, and the first semiconductor film 4 and the first metal film 3 on the pixel electrode a are removed to expose the pixel electrode a during the patterning of the second laminated film. According to this method, since the pixel electrode a and the source electrode S and the drain electrode D of the thin film transistor T are formed at the same time, the etching for patterning the deposited film on the surface of the substrate 1 requires: The etching of the first stacked film shown in FIG. 1A and the etching of the first stacked film and the first semiconductor film 4 and the first metal film 3 shown in FIG. Only three times of etching of the protective insulating film 8 shown in FIG. 1 (e) are required, and therefore, compared with the conventional method in which the pixel electrode and the thin film transistor are formed in separate processes (four etching steps). To reduce the number of processes Since the kill, it is possible to measure the mass production and cost reduction.

なお、上記第1の実施例では、第2の積層膜のパター
ニング時に、この第2の積層膜のパターニングによって
露出するデータラインDa部の第1の半導体膜4と第1の
金属膜3もエッチングされるために、データラインDaが
透明導電膜2だけの単層膜となってしまうが、次に説明
する第2の実施例によれば、データラインDaを透明導電
膜2と金属膜3との二層膜として、データラインDaの抵
抗値を下げてやることができる。
In the first embodiment, at the time of patterning the second laminated film, the first semiconductor film 4 and the first metal film 3 of the data line Da exposed by the patterning of the second laminated film are also etched. Therefore, the data line Da becomes a single-layer film including only the transparent conductive film 2. However, according to the second embodiment described below, the data line Da is formed by the transparent conductive film 2 and the metal film 3. Can reduce the resistance of the data line Da.

すなわち、第5図〜第7図は本発明の第2の実施例を
示したもので、この実施例では、画素電極と薄膜トラン
ジスタとを次のようにして形成する。
5 to 7 show a second embodiment of the present invention. In this embodiment, a pixel electrode and a thin film transistor are formed as follows.

まず、第5図(a)〜第5図(c)に示すように、前
述した第1の実施例と同様にして、基板1面に、画素電
極となる透明導電膜2と、ソース,ドレイン電極となる
第1の金属膜3と、ソース,ドレインとのコンタクト層
となる第1の半導体膜4とを順次積層し、この第1の積
層膜を、画素電極aおよびこれと連続するソース電極S
の形状と、ドレイン電極DおよびデータラインDaの形状
とにパターニングした後、その上に基板ほぼ全面にわた
って、チャンネル層となる第2の半導体膜5と、ゲート
絶縁膜6と、ゲート電極となる第2の金属膜7とを順次
積層して第2の積層膜を形成する。次に、この第2の積
層膜の上にレジストマスクB2を形成してこの第2の積層
膜の金属膜7とゲート絶縁膜6と半導体膜5を順次エッ
チングすることにより、この第2の積層膜を、第5図
(d)および第6図,第7図に示すようにゲート電極G
およびこれにつながる制御ラインGaの形状にパターニン
グして薄膜トランジスタTを形成するとともに、この第
2の積層膜のパターニングに続いて、前記透明導電膜2
をパターニングして形成された画素電極aの上の第1の
半導体膜4を、その下の第1の金属膜3を露出させるま
でエッチング除去して、まず透明導電膜2と金属膜3と
の二層膜からなるデータラインDaを完成する。なお、こ
の時点では画素電極aの上にも第1の金属膜3が残って
いる。次に、第5図(e)に示すように、上記画素電極
aと薄膜トランジスタTを形成した基板1面にそのほぼ
全面にわたってポリイミド等の保護絶縁膜8を被着さ
せ、その上にレジストマスクB3を形成して、この保護絶
縁膜8を第1図(f)に示すようにトランジスタ素子領
域とデータラインDaおよび制御ラインGa部分を覆う形状
にパターニングするとともに、続けて画素電極aの上の
第1の金属膜3をエッチング除去して画素電極aを露出
させ、この後基板1面に配向膜9を形成する。
First, as shown in FIGS. 5A to 5C, a transparent conductive film 2 serving as a pixel electrode, a source and a drain are formed on the surface of the substrate 1 in the same manner as in the first embodiment described above. A first metal film 3 serving as an electrode and a first semiconductor film 4 serving as a contact layer between a source and a drain are sequentially laminated, and the first laminated film is formed as a pixel electrode a and a source electrode connected thereto. S
After patterning into the shape of the drain electrode D and the shape of the data line Da, the second semiconductor film 5 serving as a channel layer, the gate insulating film 6 and the second The second metal film 7 is sequentially stacked to form a second stacked film. Next, a resist mask B2 is formed on the second laminated film, and the metal film 7, the gate insulating film 6, and the semiconductor film 5 of the second laminated film are sequentially etched to form the second laminated film. As shown in FIGS. 5 (d), 6 and 7, the film is
And forming a thin film transistor T by patterning into the shape of the control line Ga connected thereto, and following the patterning of the second laminated film, the transparent conductive film 2
The first semiconductor film 4 on the pixel electrode a formed by patterning is etched and removed until the first metal film 3 thereunder is exposed. Complete the data line Da consisting of two layers. At this point, the first metal film 3 also remains on the pixel electrode a. Next, as shown in FIG. 5 (e), a protective insulating film 8 of polyimide or the like is applied to almost the entire surface of the substrate 1 on which the pixel electrode a and the thin film transistor T are formed, and a resist mask B3 is formed thereon. Is formed, and the protective insulating film 8 is patterned into a shape covering the transistor element region, the data line Da and the control line Ga as shown in FIG. 1 (f). The metal film 3 is removed by etching to expose the pixel electrode a, and thereafter, the alignment film 9 is formed on the surface of the substrate 1.

しかして、上記第2の実施例においても、画素電極a
と、薄膜トランジスタTのソース電極Sおよびドレイン
電極Dとを同時に形成しているために、基板1面の被着
膜をパターニングするエッチングは、第5図(a)に示
した第1の積層膜のエッチングと、第5図(c)に示し
た第1の積層膜および第1の半導体膜4とのエッチング
と、第5図(e)に示した保護絶縁膜8と画素電極a上
の第iの金属膜3とのエッチングとの3回だけでよく、
したがって、第1の実施例と同様に工程数を少なくして
量産化および低コスト化をはかることができるし、また
この実施例によれば、第2の積層膜のパターニング時に
は第1の半導体膜4だけをエッチング除去して第1の金
属膜3は残しておき、第2の積層膜のパターニング後
に、画素電極a上の第1の金属膜3を除去して画素電極
aを露出させるようにしているから、データラインDaを
透明導電膜2と金属膜3との二層膜として、データライ
ンDaの抵抗値を下げてやることができる。
Thus, also in the second embodiment, the pixel electrode a
And the source electrode S and the drain electrode D of the thin film transistor T are formed at the same time, so that the etching for patterning the deposited film on the surface of the substrate 1 is performed by etching the first laminated film shown in FIG. The etching, the etching of the first laminated film and the first semiconductor film 4 shown in FIG. 5C, and the i-th etching on the protective insulating film 8 and the pixel electrode a shown in FIG. Only three times of etching with the metal film 3 of
Therefore, as in the first embodiment, mass production and cost reduction can be achieved by reducing the number of steps, and according to this embodiment, the first semiconductor film is patterned at the time of patterning the second laminated film. Only the first metal film 3 on the pixel electrode a is removed by patterning the second laminated film while leaving only the first metal film 3 by etching only 4 so that the pixel electrode a is exposed. Therefore, the resistance of the data line Da can be reduced by using the data line Da as a two-layer film of the transparent conductive film 2 and the metal film 3.

〔発明の効果〕〔The invention's effect〕

本発明の画素電極と薄膜トランジスタの形成方法によ
れば、画素電極と、薄膜トランジスタのソース電極およ
びドレイン電極とを同時に形成することができ、したが
って、画素電極と薄膜トランジスタとを別工程で形成し
ている従来の方法に比べて工程数を少なくすることがで
きるから、量産化および低コスト化をはかることができ
る。
According to the method for forming a pixel electrode and a thin film transistor of the present invention, the pixel electrode and the source electrode and the drain electrode of the thin film transistor can be formed at the same time, so that the pixel electrode and the thin film transistor are formed in separate steps. Since the number of steps can be reduced as compared with the method (1), mass production and cost reduction can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

第1図〜第4図は本発明の第1の実施例を示したもの
で、第1図は画素電極と薄膜トランジスタの形成工程
図、第2図は第1図(b)の平面図、第3図は第1図
(d)の平面図、第4図は第3図のIV−IV線に沿う断面
図である。第5図〜第7図は本発明の第2の実施例を示
したもので、第5図は画素電極と薄膜トランジスタの形
成工程図、第6図は第5図(d)の平面図、第7図は第
6図のVII−VII線に沿う断面図である。第8図は従来の
画素電極と薄膜トランジスタの形成工程図である。 1…基板、2…透明導電膜、a…画素電極、3…第1の
金属膜、S…ソース電極、D…ドレイン電極、Da…デー
タライン、4…第1の半導体膜、5…第2の半導体膜、
6…ゲート絶縁膜、7…第2の金属膜、G…ゲート電
極、Ga…制御ライン、T…薄膜トランジスタ、8…保護
絶縁膜、9…配向膜、B1,B2,B3…レジストマスク。
1 to 4 show a first embodiment of the present invention. FIG. 1 is a view showing a process of forming a pixel electrode and a thin film transistor, FIG. 2 is a plan view of FIG. FIG. 3 is a plan view of FIG. 1 (d), and FIG. 4 is a sectional view taken along line IV-IV of FIG. 5 to 7 show a second embodiment of the present invention. FIG. 5 is a view showing a process of forming a pixel electrode and a thin film transistor, FIG. 6 is a plan view of FIG. FIG. 7 is a sectional view taken along the line VII-VII of FIG. FIG. 8 is a process chart for forming a conventional pixel electrode and thin film transistor. DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Transparent conductive film, a ... Pixel electrode, 3 ... First metal film, S ... Source electrode, D ... Drain electrode, Da ... Data line, 4 ... First semiconductor film, 5 ... Second Semiconductor film,
6 gate insulating film, 7 second metal film, G gate electrode, Ga control line, T thin film transistor, 8 protective insulating film, 9 alignment film, B1, B2, B3 resist mask.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基板一面のほぼ全面上に、透明導電膜と、
第1金属膜と、コンタクト層とを順次積層して第1の積
層膜を形成し、前記透明導電膜の側壁と、前記第1金属
膜の側壁と、前記コンタクト層の側壁とが露出しかつこ
れら側壁が前記基板面に対し実質的に重なるように、こ
の第1の積層膜を、画素電極、ドレイン電極、及びデー
タラインの形状にパターニングする第1パターニング工
程と、 前記第1の積層膜の上に、前記コンタクト層と同種の材
料を含む半導体膜と、ゲート絶縁膜と、第2金属膜とを
順次積層して第2の積層膜を形成し、この第2の積層膜
をゲート電極の形状にパターニングするとともに、パタ
ーニングされた前記半導体層と重なる前記コンタクト層
を残して前記コンタクト層を除去する第2パターニング
工程と、 前記第1金属膜上及び前記第2金属膜上に絶縁膜を被膜
し、前記データラインの前記第1金属膜を残すとともに
前記透明導電膜の一部を露出するように、前記第1金属
膜及び前記絶縁膜をパターニングする第3パターニング
工程と、 露出した前記透明導電膜上に配向膜を形成する配向膜形
成工程と、 を有することを特徴とする画素電極と薄膜トランジスタ
の形成方法。
A transparent conductive film is provided on almost the entire surface of a substrate.
A first stacked film is formed by sequentially stacking a first metal film and a contact layer, and a side wall of the transparent conductive film, a side wall of the first metal film, and a side wall of the contact layer are exposed; A first patterning step of patterning the first laminated film into a shape of a pixel electrode, a drain electrode, and a data line such that these side walls substantially overlap the substrate surface; A semiconductor film containing the same kind of material as the contact layer, a gate insulating film, and a second metal film are sequentially stacked thereon to form a second stacked film, and the second stacked film is used as a gate electrode. A second patterning step of patterning into a shape and removing the contact layer while leaving the contact layer overlapping the patterned semiconductor layer; and coating an insulating film on the first metal film and the second metal film. A third patterning step of patterning the first metal film and the insulating film so as to leave the first metal film of the data line and expose a part of the transparent conductive film; A method for forming a pixel electrode and a thin film transistor, comprising: an alignment film forming step of forming an alignment film thereon.
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