JPH11133455A - Production of liquid crystal display device - Google Patents

Production of liquid crystal display device

Info

Publication number
JPH11133455A
JPH11133455A JP29299897A JP29299897A JPH11133455A JP H11133455 A JPH11133455 A JP H11133455A JP 29299897 A JP29299897 A JP 29299897A JP 29299897 A JP29299897 A JP 29299897A JP H11133455 A JPH11133455 A JP H11133455A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
film
gate
electrode
forming
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29299897A
Other languages
Japanese (ja)
Other versions
JP4131297B2 (en )
Inventor
Shoichi Kin
Motonari Sai
Osamu Yoshida
修 吉田
基成 蔡
鍾一 金
Original Assignee
Fron Tec:Kk
株式会社フロンテック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To provide a process for producing a liquid crystal display device capable of reducing a production cost and shortening a work period by making the number of the photomasks to be used smaller than in the conventional processes. SOLUTION: After a Cr film is deposited on a glass substrate 21, this film is patterned to form gate electrodes 22 and gate wiring. An SiNx film 37 (gate insulating film 23) an a-Si film 38, an a-Si:n<+> film 39 and an Al film 40 are successively deposited thereon. The Al film 40 and the a-Si:n<+> film 39 are patterned by using the same mask to form source electrodes 26, source wiring and drain electrodes 27 and simultaneously an ohmic contact layer 25 is formed. Next, a passivation film 28 is deposited. The passivation film 28, the a-Si film 38 and the SiNx film 37 are patterned by using the same mask, by which thin- film transistors 20 are formed and, thereafter, an ITO film is deposited and is patterned to form pixel electrodes 30.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置の製造方法に関し、特に逆スタガ型の薄膜トランジスタを有する基板を一方の基板とし、製造プロセス中の使用フォトマスク数を低減し得る液晶表示装置の製造方法に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a liquid crystal display device, as one of the substrate a substrate having an inverted staggered thin film transistor, especially, a liquid crystal display device capable of reducing the number of used photomask during the manufacturing process a method for manufacturing.

【0002】 [0002]

【従来の技術】図9は、従来一般の薄膜トランジスタ型液晶表示装置において、逆スタガ型の薄膜トランジスタ、ゲート配線、ソース配線等を備えた薄膜トランジスタアレイ基板の一構造例を示すものである。 BACKGROUND ART FIG. 9, in the conventional general TFT-type liquid crystal display device, inverted staggered thin film transistor, the gate line, illustrates a structural example of a thin film transistor array substrate provided with a source wiring or the like. この薄膜トランジスタアレイ基板では、図9に示すように、ガラス等からなる透明基板上に、ゲート配線Gとソース配線S In the thin film transistor array substrate, as shown in FIG. 9, on a transparent substrate made of glass or the like, the gate line G and the source line S
がマトリクス状に配設されている。 There are arranged in a matrix. そして、ゲート配線Gとソース配線Sとで囲まれた領域が一つの画素1となり、各画素1毎に薄膜トランジスタ2が設けられている。 Then, the gate line G and the source line S and surrounded by the area one pixel becomes 1, the thin film transistor 2 in each pixel 1 is provided. 図7はこの薄膜トランジスタアレイ基板の製造工程を示す断面図、図8は同、平面図である。 Figure 7 is a sectional view showing the manufacturing process of the thin film transistor array substrate, Fig. 8 is the same, is a plan view.

【0003】この薄膜トランジスタ2は、図7(e)および図8(e)に示すように、透明基板3上にゲート配線Gから引き出されたゲート電極4が設けられ、ゲート電極4を覆うようにゲート絶縁膜5が設けられている。 [0003] The thin film transistor 2, as shown in FIG. 7 (e) and FIG. 8 (e), the gate electrode 4 withdrawn from the gate line G is provided on the transparent substrate 3, so as to cover the gate electrode 4 the gate insulating film 5 is provided.
ゲート電極4上方のゲート絶縁膜5上にアモルファスシリコン(a−Si)からなる半導体能動膜6が設けられ、リン等のn型不純物を含むアモルファスシリコン(a−Si:n + )からなるオーミックコンタクト層7 The semiconductor active film 6 made of amorphous silicon (a-Si) on the gate electrode 4 above the gate insulating film 5 is provided, amorphous silicon containing n-type impurities such as phosphorus: ohmic contact made of (a-Si n +) layer 7
を介して半導体能動膜6上からゲート絶縁膜5上にわたってソース配線Sから引き出されたソース電極8およびドレイン電極9が設けられている。 The source electrode 8 and drain electrode 9 drawn from the source line S is provided over the gate insulating film 5 on the semiconductor active film 6 through. そして、これらソース電極8、ドレイン電極9、ゲート電極4等で構成される薄膜トランジスタ2を覆うパッシベーション膜10が設けられ、ドレイン電極9上のパッシベーション膜10 Then, source electrode 8, the drain electrode 9, a passivation film 10 is provided to cover the thin film transistor 2 consists of the gate electrode 4 or the like, a passivation film 10 on the drain electrode 9
にコンタクトホール11が設けられている。 A contact hole 11 is provided. さらに、このコンタクトホール11を通じてドレイン電極9と電気的に接続されるインジウム錫酸化物(Indium Tin Oxid Furthermore, the drain electrode 9 electrically connected to the indium tin oxide through the contact hole 11 (Indium Tin Oxid
e,以下、ITOと記す)等の透明性導電膜からなる画素電極12が設けられている。 e, below, the pixel electrode 12 made of a transparent conductive film described as ITO) and the like.

【0004】また、図7(e)および図8(e)における左側の部分は、表示領域外に位置するゲート配線G端部のゲート端子パッド部13の断面構造を示している。 Further, the left portion in FIG. 7 (e) and FIG. 8 (e) shows the sectional structure of the gate terminal pad 13 on the gate line G end portion located outside the display area.
これらの図に示すように、透明基板3上のゲート配線材料からなる下部パッド層14上にゲート絶縁膜5およびパッシベーション膜10を貫通するコンタクトホール1 As shown in these figures, the contact hole 1 passing through the gate insulating film 5 and the passivation film 10 on the lower pad layer 14 made of a gate wiring material on the transparent substrate 3
5が設けられ、コンタクトホール15を通じて下部パッド層14と電気的に接続される画素電極12と同一の透明性導電膜からなる上部パッド層16が設けられている。 5 is provided, the upper pad layer 16 made of the same transparent conductive film and the pixel electrode 12 is electrically connected to the lower pad layer 14 is provided through the contact hole 15.

【0005】この薄膜トランジスタアレイ基板を製造する際には、まず、図7(a)および図8(a)に示すように、透明基板3上に導電膜を成膜し、これをパターニングしてゲート電極4およびゲート配線Gを形成する。 [0005] When manufacturing the thin film transistor array substrate, first, as shown in FIG. 7 (a) and FIG. 8 (a), a conductive film on the transparent substrate 3, and patterning the gate forming the electrode 4 and the gate wiring G.
また、ゲート端子パッド部13に下部パッド層14を形成する。 Moreover, a lower pad layer 14 to the gate terminal pad portion 13. 次に、図7(b)および図8(b)に示すように、これらゲート電極4およびゲート配線Gを覆うゲート絶縁膜5を形成した後、a−Si膜18、a−Si: Next, as shown in FIG. 7 (b) and 8 (b), after forming a gate insulating film 5 which covers the gate electrodes 4 and the gate wiring G, a-Si film 18, a-Si:
+膜19を順次成膜し、一つのフォトマスクを用いてこれらa−Si膜18、a−Si:n +膜19を一括してパターニングすることによりゲート電極4上にゲート絶縁膜5を介してアイランド部17を形成する。 sequentially forming an n + layer 19, these a-Si film 18, a-Si using a single photomask: a gate insulating film 5 on the gate electrode 4 is patterned by collectively n + layer 19 through to form an island portion 17. 次に、 next,
図7(c)および図8(c)に示すように、全面に導電膜を成膜した後、これをパターニングして導電膜からなるドレイン電極9、ソース電極8およびソース配線Sを形成し、さらにa−Si膜18のチャネル部上のa−S As shown in FIG. 7 (c) and FIG. 8 (c), the after forming a conductive film on the entire surface, the drain electrode 9 made of a conductive film is patterned to form the source electrode 8 and the source line S, further on the channel portion of the a-Si film 18 a-S
i:n +膜19を除去してa−Si:n +膜19からなるオーミックコンタクト層7を形成する。 i: n + layer 19 is removed a-Si: forming an ohmic contact layer 7 consisting of n + layer 19.

【0006】次に、図7(d)および図8(d)に示すように、全面にパッシベーション膜10を成膜し、これをパターニングすることによりドレイン電極9上および下部パッド層14上のパッシベーション膜10を一部開口し、ドレイン電極9と画素電極12を電気的に接続するためのコンタクトホール11、下部パッド層14と上部パッド層16を電気的に接続するためのコンタクトホール15をそれぞれ形成する。 [0006] Next, as shown in FIG. 7 (d) and FIG. 8 (d), the entire surface of the passivation film 10 is deposited, the passivation of the upper and the lower pad layer 14 drain electrode 9 by patterning the forming the film 10 is partially opened, the contact hole 11 for electrically connecting the drain electrode 9 and the pixel electrode 12, a contact hole 15 for electrically connecting the lower pad layer 14 and the upper pad layer 16, respectively to. 最後に、図7(e)および図8(e)に示すように、全面にITO膜を成膜し、 Finally, as shown in FIG. 7 (e) and FIG. 8 (e), the an ITO film is formed on the entire surface,
これをパターニングすることにより画素電極12および上部パッド層16を形成する。 This forms the pixel electrode 12 and the upper pad layer 16 by patterning. このような工程を経て、 Through such a process,
従来の薄膜トランジスタアレイ基板が完成する。 Conventional thin film transistor array substrate is completed.

【0007】 [0007]

【発明が解決しようとする課題】上記の薄膜トランジスタアレイ基板の製造方法によれば、ゲート形成用のパターニング、アイランド部形成用のパターニング、ソース/ドレイン形成用のパターニング、コンタクトホール形成用のパターニング、画素電極形成用のパターニングと5回のパターニング工程を必要とし、1プロセスで5枚のフォトマスクを必要としていた(以下、5枚マスクプロセスという)。 According to the manufacturing method of the thin film transistor array substrate [0005], patterning for gate formation, patterning for island formation, patterning for the source / drain formation, patterning for forming contact holes, the pixel requires patterning of electrode formation and five patterning process, have required five photomasks in 1 process (hereinafter, referred to as 5-mask process). ところが、薄膜トランジスタアレイ基板を製造するに際して、高価なフォトマスクを多く用い、製造プロセス中にフォトリソグラフィー工程を多く設けることは、製造コストの高騰や工期の長期化を招く原因となって好ましくなく、使用フォトマスク数(フォトリソグラフィー工程数)をできるだけ削減することが望まれていた。 However, in manufacturing a thin film transistor array substrate, using a lot of expensive photomasks, providing more photolithography steps during the manufacturing process, not preferable causing lead to prolonged manufacturing cost rise and construction period, using it has been desired to reduce as much as possible photomasks number (number of photolithography steps).

【0008】一方、ゲート配線、ソース配線等の配線材料には、低抵抗化を図るためにアルミニウムやモリブデン等、抵抗率が比較的小さい金属を採用したいという要求がある。 On the other hand, the gate wiring, the wiring material such as the source wiring, there is a demand aluminum, molybdenum or the like in order to reduce the resistance, resistivity relatively small metal employed. しかしながら、アルミニウムやモリブデン等の金属はITOのエッチングに対する耐性を持っていない。 However, metals such as aluminum or molybdenum have no resistance against the etching of ITO. そこで、例えば上記の製造方法に対してゲート配線材料にアルミニウムやモリブデンを適用した場合、図8 Therefore, the case of applying the aluminum and molybdenum in the gate wiring material, for example with respect to the above manufacturing method, FIG. 8
(e)に示す画素電極のパターニング工程においてIT IT in the patterning step of the pixel electrode shown in (e)
O膜をエッチングする際に、ゲート配線またはゲート電極のアルミニウムやモリブデンが露出した部分もエッチングされてしまうという問題があった。 The O film during etching, the portion of aluminum or molybdenum of a gate wiring or a gate electrode is exposed even disadvantageously etched. したがって、ゲート配線材料にアルミニウムやモリブデンを適用したければ、これらの膜をITOエッチングから保護する保護膜を用いる必要がある。 Therefore, if you want to apply the aluminum or molybdenum gate wiring material, it is necessary to use a protective film for protecting these films of ITO etching. ところが、その場合、配線を覆う保護膜のパターニング工程が必要となるためにフォトマスクがさらに1枚追加となり、6枚マスクプロセスとなってフォトマスクを減らしたいという要求に逆行することになる。 However, in that case, the step of patterning the protective film covering the wiring becomes photomask further one added to required, will be contrary to a demand to reduce the photomask becomes six mask processes. 言い換えれば、上記の5枚マスクプロセスのゲート配線材料として低抵抗のアルミニウムやモリブデンを単に適用することができず、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができないという問題があった。 In other words, it is not possible to simply apply a low-resistance aluminum or molybdenum as a gate wiring material of the above five-mask process, it is impossible to achieve both reduction in the resistance of the shorter and the gate wiring reduced and construction period of the production costs there is a problem in that.

【0009】本発明は、上記の課題を解決するためになされたものであって、使用フォトマスク数を従来プロセスより低減することで製造コストの低減や工期の短縮を図ることのできる液晶表示装置の製造方法を提供すること、さらには配線の低抵抗化に好適な液晶表示装置の製造方法を提供することを目的とする。 [0009] The present invention was made to solve the above problems, a liquid crystal display device which can shorten the reduction and construction period of the production cost by the number of used photomask reduced than the conventional process to provide a method for manufacturing, further an object to provide a method for manufacturing a liquid crystal display device suitable for low resistance of a wire.

【0010】 [0010]

【課題を解決するための手段】上記の目的を達成するために、本発明の液晶表示装置の製造方法は、一対の基板のうちの一方の基板上に第1の導電膜を成膜しパターニングしてゲート電極およびゲート配線を形成し、これらゲート電極およびゲート配線を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜および第2の導電膜を順次連続して成膜し、上記第2の導電膜および不純物半導体膜を同一のマスクを用いてパターニングして上記第2の導電膜からソース電極、ソース配線およびドレイン電極を形成するとともに上記不純物半導体膜からオーミックコンタクト層を形成し、少なくとも上記ソース電極、ソース配線、ドレイン電極および上部が露出した上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記半導体膜および上 To achieve the above object, according to the Invention The method of manufacturing a liquid crystal display device of the present invention, by forming a first conductive film on one substrate of the pair of substrates is patterned forming a gate electrode and a gate wiring and a gate insulating film covering the gate electrode and the gate wiring, the semiconductor film, the impurity semiconductor film and the second conductive film added with impurities are sequentially continuously formed, the first the second conductive film and the impurity semiconductor film is patterned using the same mask to form the ohmic contact layer from the impurity semiconductor film to form a source electrode, the source wiring and the drain electrode from the second conductive film, at least the source electrode, source wire, an insulating film is formed on the semiconductor film where the drain electrode and the upper is exposed, the insulating film, the semiconductor film and the upper ゲート絶縁膜を同一のマスクを用いてパターニングして画素電極に接触する薄膜トランジスタを形成し、ついで、上記基板の非成膜部分上に透明性導電膜を成膜しパターニングして上記画素電極を形成し、上記一方の基板と他方の基板との間に液晶を挟持することを特徴とするものである。 The gate insulating film is patterned using the same mask to form a thin film transistor in contact with the pixel electrode, then forming the pixel electrode by patterning to form a transparent conductive film on a non-deposition portion of the substrate and it is characterized in that liquid crystal is sandwiched between one substrate and the other substrate above.

【0011】本発明の液晶表示装置の製造方法においては、ゲート電極およびゲート配線(以下、ゲート部と記す)形成用のパターニング、ソース電極、ソース配線およびドレイン電極(以下、ソース/ドレインと記す)およびオーミックコンタクト層形成用のパターニング、薄膜トランジスタ形成用の絶縁膜および半導体膜のパターニング、画素電極形成用のパターニングというように、 [0011] In the production method of the liquid crystal display device of the present invention, the gate electrode and the gate wiring (hereinafter referred to as gate portion) patterning for forming a source electrode, the source wiring and the drain electrode (hereinafter, referred to as source / drain) and the ohmic contact layer is patterned for forming, patterning the insulating film and the semiconductor film of the thin film transistor forming, and so the patterning of the pixel electrode formation,
パターニング工程が基本的に4回となり、使用フォトマスク数が4枚となる。 Patterning process is basically 4 times, use number of photomasks is four. すなわち、従来の製造プロセスと比較した場合、ゲート部形成用のパターニング後に、半導体能動膜の形状を規定するアイランド部のパターニングを行うのではなく、ゲート絶縁膜、半導体膜、不純物半導体膜、第2の導電膜の4層連続成膜を行った後、第2の導電膜と不純物半導体膜を同一のフォトマスクを用いてパターニングすることによりソース/ドレインとオーミックコンタクト層を形成する。 That is, when compared to conventional manufacturing processes, after patterning of the gate portion forming, instead of performing patterning of the island portion defining the shape of the semiconductor active film, a gate insulating film, a semiconductor film, the impurity semiconductor film, the second after a four-layer sequentially formed of the conductive film to form the source / drain ohmic contact layer by patterning the second conductive film and the impurity semiconductor film by using the same photomask. そして、パッシベーション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一のフォトマスクを用いてパターニングすることにより薄膜トランジスタを形成し、最後に、透明性導電膜のパターニングにより画素電極を形成する。 Then, a thin film transistor by patterning using the same photomask insulating film and the semiconductor film and the gate insulating film to be a passivation film, and finally to form the pixel electrodes by patterning the transparent conductive film.

【0012】このように、本発明の液晶表示装置の製造方法は、下側の層から順次パターニングしていくのではなく、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の5枚マスクプロセスが4枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。 [0012] Thus, the method of manufacturing the liquid crystal display device of the present invention, instead of successively patterning the lower layer, so as to collectively patterned using the same photomask a plurality of films conventional five mask process by the become four-mask process, it is possible to reduce the number of used photomask. その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。 As a result, in the production of liquid crystal display device, it is possible to shorten the reduction and construction period of the production cost.

【0013】上記第1の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、上記透明性導電膜の具体的な材料としてITO膜を用いることができる。 [0013] The chromium film or laminated film, an aluminum film surface is coated with a chromium film or a laminated film using a molybdenum film surface is coated with a chromium film, as a specific material of the first conductive film, the transparent conductive it can be used an ITO film as a specific material of membrane. 上述したように、アルミニウムやモリブデン等の金属はITOのエッチングに対する耐性を持っていないため、これらの金属をゲート材料に適用すると、ITO膜のエッチング時にゲート部の露出部分もエッチングされてしまうという問題があった。 As described above, since the metal such as aluminum or molybdenum do not have the resistance to etching of the ITO, the application of these metal gate material, a problem that the exposed portion of the gate portion is also etched during the etching of the ITO film was there. これに対して、クロムはITOのエッチングに対する耐性を持っているので、ゲート部のうち少なくともその表面をクロムで形成すれば、ITO膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決することができる。 In contrast, since chromium has a resistance against the etching of ITO, be formed by chromium at least that surface of the gate portion, solves the problem that the exposed portion of the gate portion is etched during the etching of the ITO film can do.

【0014】なお、第1の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いる場合、アルミニウム膜やモリブデン膜で形成したゲートパターンの側面もクロム膜で保護する必要があるため、アルミニウム膜やモリブデン膜上にクロム膜を積層した後、2層を一括してパターニングすることはできない。 [0014] Incidentally, the surface of the aluminum film and a molybdenum film when using a laminated film coated with a chromium film, is necessary to protect the side also chromium film of the gate pattern formed of an aluminum film and a molybdenum film as a first conductive film some reason, after stacking the chromium film over an aluminum film and a molybdenum film can not be patterned collectively two layers. すなわち、アルミニウム膜やモリブデン膜で一旦パターンを形成した後、このパターンの上面と側面を覆うようにクロム膜を成膜し、これをパターニングする必要がある。 That is, after forming the temporarily pattern an aluminum film and a molybdenum film, a chromium film is formed to cover the top and side surfaces of the pattern, it is necessary to pattern this. すると、ゲート形成工程だけで2枚のフォトマスクが必要となるので、上述した本発明の4枚マスクプロセスがこの構造の場合には5枚マスクプロセスになってしまう。 Then, since only the gate formation step two photomasks are required, four-mask process of the present invention described above becomes five mask process in the case of this structure. しかしながら、この種のゲート配線上に保護膜を設ける構造を採る場合、従来の製造プロセスでは6 However, when taking the structure in which a protective film on the kind of the gate wiring, in the conventional manufacturing process 6
枚マスクプロセスになるはずであるから、本発明はこの構造の場合でも使用フォトマスク数の低減に有効である、ということができる。 Since it should be single-mask process, the present invention is effective in reducing the number of used photomask even in the case of this structure, it is possible that.

【0015】また、本発明の液晶表示装置の製造方法の他の形態として、上記基板の非成膜部分上に透明性導電膜を成膜する際に、少なくとも上記ゲート配線上および上記ゲート電極の外部露出している領域上に同時に透明性導電膜(例えばITO)を成膜してゲート保護膜を形成するようにしてもよい。 [0015] Other forms of the method of manufacturing a liquid crystal display device of the present invention, when forming the transparent conductive film on a non-deposition portion of the substrate, on at least the gate wiring and the gate electrode simultaneously transparent conductive film on a region that is exposed to the outside (e.g., ITO) was deposited may be formed a gate protective film. ITOエッチングに対する耐性を持たないアルミニウムやモリブデンをITOエッチングに対する耐性を持つクロムで被覆することでゲート部を保護することについては上で述べた。 Aluminum or molybdenum having no resistance to ITO etching for protecting the gate portion by coating with chromium having a resistance to ITO etching mentioned above. このように、 in this way,
エッチング耐性を持つ金属で被覆することでITOエッチング時に露出するゲート部を保護するという技術思想ではなく、ITOエッチング時にアルミニウムやモリブデンからなるゲート部が露出しないようにITO自体で覆ってやり、このITOをゲート保護膜として機能させればよい、という技術思想から生まれたのが上記の構造である。 Not technical idea of ​​protecting the gate portion exposed during ITO etching by coating with a metal having an etching resistance, Yari covered with ITO itself so that the gate portion made of aluminum or molybdenum is not exposed at the time of ITO etching, the ITO the it is sufficient to function as a gate protective film, was born from the technical idea has the structure of the above-mentioned.

【0016】この構造を採った場合、アルミニウムやモリブデンをクロムで被覆する必要がなく、ゲート材料としてアルミニウムやモリブデンを単独で用いることができる。 [0016] When taking this structure, it is not necessary to coat the aluminum or molybdenum in chromium, and aluminum or molybdenum alone as gate material. また、ゲート配線上やゲート電極の外部露出している領域上にITOを残すようにパターニングすることは、画素電極形成用のフォトマスクに一部パターン追加するのみで画素電極形成工程で同時に行うことができる。 Further, it is patterned to leave an ITO is on a region are exposed to the outside of the gate wiring and the gate electrode, be carried out simultaneously in only the pixel electrode forming step part pattern added to the photomask for pixel electrode formed can. したがって、この構造の場合には本発明を4枚マスクプロセスとすることができ、使用フォトマスク数の低減に有効である。 Thus, can be a four-mask process of the present invention in the case of this structure, it is effective in reducing the number of used photomask.

【0017】さらに他の形態として、透明性導電膜からなるゲート保護膜を形成する際に、ゲート電極上の絶縁膜上にこのゲート電極と電気的に接続した透明性導電膜を同時に成膜して上部ゲート電極を形成するようにしてもよい。 [0017] In yet another embodiment, in forming the gate protective film made of a transparent conductive film, and simultaneously form a transparent conductive film connected the gate electrode and electrically on an insulating film on the gate electrode it may be formed an upper gate electrode Te. この構造を採った場合もゲート部をITO等の透明性導電膜で保護することができ、上記と同様の効果を奏することができる。 The gate portion also taken of this structure can be protected by a transparent conductive film such as ITO, it is possible to obtain the same effect as described above. さらに、本構造の場合、第1の導電膜からなるゲート電極の上方に絶縁膜を介して上部ゲート電極が配置されるので、トランジスタがいわゆるダブルゲート構造となり、シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加することから、トランジスタ特性を向上させることができる。 Furthermore, in this structure, since the upper gate electrode are disposed via the upper insulating film of the gate electrode made of the first conductive film, the transistor is a so-called double gate structure, as compared with a single-gate transistor since the on-current of the transistor increases, thereby improving the transistor characteristics.

【0018】 [0018]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

[第1の実施の形態]以下、本発明の第1の実施の形態を図1、図2を参照して説明する。 [First Embodiment] Hereinafter, FIG. 1 a first embodiment of the present invention will be described with reference to FIG. 本実施の形態の液晶表示装置の製造方法は、逆スタガ型の薄膜トランジスタにおけるゲート材料としてクロム単層膜を用いた例であり、製造プロセスを4枚マスクプロセスとした例である。 Method of manufacturing a liquid crystal display device of the present embodiment is an example using a chromium single layer film as the gate material in the inverted staggered thin film transistor, an example in which a four-mask process manufacturing process. 図1は液晶表示装置において液晶層を挟んで対向する一方の基板である薄膜トランジスタアレイ基板の製造工程を示す断面図、図2は同、平面図である。 1 is a sectional view showing a manufacturing process of the thin-film transistor array substrate which is one of substrates facing each other across the liquid crystal layer in the liquid crystal display device, FIG. 2 is the same, is a plan view.

【0019】この薄膜トランジスタは、図1(e)および図2(e)に示すように、ガラス基板21上にゲート配線Gから引き出されたゲート電極22が設けられ、ゲート電極22を覆うようにSiN xからなるゲート絶縁膜23が設けられている。 [0019] The thin film transistor, as shown in FIG. 1 (e) and FIG. 2 (e), the gate electrode 22 drawn out from the gate lines G on a glass substrate 21 is provided, SiN to cover the gate electrode 22 the gate insulating film 23 made of x is provided. 本実施の形態の場合、ゲート配線材料としてはクロム(Cr)単層膜が用いられている。 In this embodiment, as the gate wiring material chromium (Cr) monolayer film is used. ゲート電極22上方のゲート絶縁膜23上にアモルファスシリコン(a−Si)からなる半導体能動膜24 The semiconductor active film 24 made of amorphous silicon (a-Si) on the gate electrode 22 above the gate insulating film 23
が設けられ、リン等のn型不純物を含むアモルファスシリコン(a−Si:n + )からなるオーミックコンタクト層25を介して半導体能動膜24上にはソース配線S Is provided, amorphous silicon containing n-type impurities such as phosphorus (a-Si: n +) via an ohmic contact layer 25 made of a source wiring on the semiconductor active film 24 S
から引き出されたソース電極26とドレイン電極27が設けられている。 A source electrode 26 and drain electrode 27 drawn out from the provided. これらソース配線S、ソース電極26 These source lines S, a source electrode 26
およびドレイン電極27はアルミニウム(Al)膜で形成されている。 And the drain electrode 27 is formed of aluminum (Al) film. そして、これらソース電極26、ドレイン電極27、ゲート電極22等で構成される薄膜トランジスタ20を覆うSiN xからなるパッシベーション膜28が設けられ、ドレイン電極27上のパッシベーション膜28にコンタクトホール29が設けられている。 Then, source electrode 26, drain electrode 27, a passivation film 28 made of SiN x covering the thin film transistors 20 formed by the gate electrode 22 and the like are provided, a contact hole 29 is formed in the passivation film 28 on the drain electrode 27 there. さらに、このコンタクトホール29を通じてドレイン電極27と電気的に接続されたITOからなる画素電極30 Further, the pixel electrode 30 consisting of the drain electrode 27 and electrically connected to the ITO through the contact hole 29
が設けられている。 It is provided.

【0020】また、図1(e)および図2(e)における破断線より左側の部分は、表示領域外に位置するゲート配線G端部のゲート端子パッド部31の断面構造を示している。 Further, the left portion from the broken line in FIG. 1 (e) and FIG. 2 (e) shows the sectional structure of the gate terminal pad 31 on the gate line G end portion located outside the display area. これらの図に示すように、ガラス基板21上のゲート配線材料からなる下部パッド層32上にゲート絶縁膜23、a−Si膜およびパッシベーション膜28 As shown in these drawings, the gate insulating film 23 on the lower pad layer 32 made of a gate wiring material on the glass substrate 21, a-Si film and the passivation film 28
を貫通するコンタクトホール33が設けられ、コンタクトホール33を通じて下部パッド層32と電気的に接続されたITOからなる上部パッド層34が設けられている。 A contact hole 33 that penetrates is provided, and an upper pad layer 34 including the lower pad layer 32 and electrically connected to the ITO is provided through the contact hole 33. また、図1(e)にはソース電極26上にもコンタクトホール35が設けられ、ITO層36があたかもソース電極26と接続されているように図示したが、この接続部分は実際には薄膜トランジスタ20の部分にあるのではなく、表示領域外に位置するソース配線S端部のソース端子パッド部の断面構造をこの図にまとめて図示したものである。 Further, a contact hole 35 is also provided on the source electrode 26 in FIG. 1 (e), have been illustrated as ITO layer 36 is as if connected to the source electrode 26, the connecting portion is a thin film transistor 20 is actually It not in the parts, is a depiction collectively a cross-sectional structure of the source terminal pad portion of the source wiring S end portion located outside the display area in FIG. したがって、このITO層36はソース端子パッド部の上部パッド層である。 Thus, the ITO layer 36 and an upper pad layer of the source terminal pad portions.

【0021】この薄膜トランジスタアレイ基板を製造する際には、まず、図1(a)および図2(a)に示すように、ガラス基板21上にCr膜(第1の導電膜)を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極22およびゲート配線Gを形成する。 [0021] When manufacturing the thin film transistor array substrate, first, as shown in FIGS. 1 (a) and 2 (a), Cr film (first conductive film) is deposited on a glass substrate 21 , and patterned to form a gate electrode 22 and the gate wiring G using a conventional photolithographic technique this. また、ゲート端子パッド部31に下部パッド層32を形成する。 Moreover, a lower pad layer 32 to the gate terminal pad portion 31. 次に、図1(b)および図2(b) Next, and FIG. 1 (b) and 2 (b)
に示すように、これらゲート電極22、ゲート配線Gを覆うようにSiN x膜37、a−Si膜38(半導体膜)、a−Si:n +膜39(不純物半導体膜)、Al As shown, these gate electrodes 22, SiN x film 37, a-Si film 38 (semiconductor film) so as to cover the gate wirings G, a-Si: n + film 39 (impurity semiconductor film), Al
膜40(第2の導電膜)の4層を基板全面に連続して成膜する。 The four layers of film 40 (a second conductive film) is formed continuously on the entire surface of the substrate. この際、同一の成膜装置を用いて同一真空雰囲気中で連続成膜することもできる。 At this time, it is also possible to continuously formed in the same vacuum atmosphere using the same deposition apparatus. 次に、図1(c)および図2(c)に示すように、Al膜40上にフォトレジスト(図示せず)を塗布した後、1枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして上記4層のうちAl膜40とa−Si:n +膜39の2層のみをエッチングする。 Next, as shown in FIG. 1 (c) and FIG. 2 (c), the after photoresist (not shown) on the Al film 40, photosensitive photoresist using one photomask, developing a resist pattern is formed by, Al film 40 and the a-Si among the four layers using the resist pattern as a mask: to etch only two layers of n + layer 39. このようにして、Al膜40からなるドレイン電極27、ソース電極26およびソース配線Sと、a−Si:n +膜39からなるオーミックコンタクト層25を形成する。 In this manner, the drain electrode 27 made of Al film 40, a source electrode 26 and the source wiring S, a-Si: forming an ohmic contact layer 25 made of n + layer 39.

【0022】次に、図1(d)および図2(d)に示すように、全面にSiN x膜を成膜してパッシベーション膜28とし、SiN x膜上にフォトレジスト(図示せず)を塗布した後、1枚のフォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、 Next, as shown in FIG. 1 (d) and FIG. 2 (d), the a passivation film 28 by forming a the SiN x film on the entire surface, a photoresist on the SiN x film (not shown) after coating, the photoresist using one photomask photosensitive, developed to form a resist pattern,
このレジストパターンをマスクとしてSiN x膜(パッシベーション膜28)、a−Si膜38(半導体能動膜24)、SiN x膜37(ゲート絶縁膜23)の3層をエッチングする。 The resist pattern the SiN x film (passivation film 28) as a mask, a-Si film 38 (semiconductor active layer 24), etching the three layers of the SiN x film 37 (the gate insulating film 23). このようにして、端部の位置が揃ったパッシベーション膜28、半導体能動膜24、ゲート絶縁膜23を形成する。 In this manner, the passivation film 28 with uniform position of the end, the semiconductor active film 24, a gate insulating film 23. また、この工程においてパッシベーション膜28のエッチングを行う際に、ドレイン電極27上のパッシベーション膜28、およびゲート端子パッド部31およびソース端子パッド部の下部パッド層3 Further, when etching the passivation film 28 in this step, the passivation film 28 on the drain electrode 27, and the gate terminal pad 31 and the lower pad layer 3 of the source terminal pad portion
2上のパッシベーション膜28を一部開口し、ドレイン電極27と画素電極30を電気的に接続するためのコンタクトホール29、下部パッド層32と上部パッド層3 The passivation film 28 on the two partly opened, the contact hole 29 for electrically connecting the drain electrode 27 and the pixel electrode 30, the lower pad layer 32 and the upper pad layer 3
4を電気的に接続するためのコンタクトホール33、3 4 a contact hole for electrically connecting the 33,3
5をそれぞれ形成する。 5 to form, respectively. なお、パッシベーション膜28 In addition, the passivation film 28
をエッチングしてコンタクトホール29、33、35を形成した際に、コンタクトホール内のAlが露出するが、パッシベーション膜28のエッチング後に行うa− It is etched in forming the contact holes 29,33,35, although Al in the contact hole is exposed, performed after etching of the passivation film 28 a-
Si膜38のエッチング、ゲート絶縁膜23のエッチングではこのAlはエッチングされない。 Etching of the Si film 38, the Al is not etched by the etching of the gate insulating film 23.

【0023】次に、図1(e)および図2(e)に示すように、全面にITO膜を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極30とゲート端子パッド部31、ソース端子パッド部の上部パッド層34、36を形成する。 Next, as shown in FIG. 1 (e) and FIG. 2 (e), the entire surface was formed an ITO film, the pixel electrode 30 and the gate is patterned by the conventional photolithography technique which terminal pad 31, forming the upper pad layer 34 and 36 of the source terminal pad portions. このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。 Through these steps, it is possible to manufacture the thin film transistor array substrate. そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって上記構成の液晶表示装置が完成する。 Then, the thin film transistor array substrate and preparing a counter substrate provided with the common electrode, the liquid crystal display device having the above structure is completed by filling liquid crystal between the substrates.

【0024】本実施の形態の液晶表示装置の製造方法においては、ゲート部形成用のパターニング、ソース/ドレインおよびオーミックコンタクト層形成用のパターニング、絶縁膜および半導体能動膜のパターニング、画素電極形成用のパターニングというようにパターニング工程が4回となり、使用フォトマスク数が4枚となる。 [0024] In the production method of the liquid crystal display device of this embodiment, the patterning for the gate portion formed, the source / drain and the ohmic contact layer is patterned for forming, patterning the insulating film and the semiconductor active film, the pixel electrode formed patterning process becomes four times and so patterned, use number of photomasks is four. すなわち、本実施の形態の液晶表示装置の製造方法では、 That is, in the manufacturing method of the liquid crystal display device of this embodiment,
従来の製造プロセスのように下側の層から順次パターニングしていくのではなく、ソース/ドレイン層とオーミックコンタクト層、および絶縁膜と半導体能動膜を1枚のフォトマスクでパターニングするようにしたことによって従来の5枚マスクプロセスが4枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。 Rather than sequentially patterning the lower layer as in the conventional manufacturing process, it has to be patterned source / drain layer and the ohmic contact layer, and an insulating film and a semiconductor active film in one photomask conventional five-mask process by become four-mask process, it is possible to reduce the number of used photomask. その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。 As a result, in the production of liquid crystal display device, it is possible to shorten the reduction and construction period of the production cost.

【0025】また、本実施の形態の場合、図2(d)に示したように、絶縁膜および半導体能動膜のパターニングを行った後にゲート配線Gの大部分とゲート電極22 Further, in this embodiment, as shown in FIG. 2 (d), the insulating film and the semiconductor active film majority and the gate electrode on the gate line G after patterning of 22
の先端が外部に露出する。 The tip of the is exposed to the outside. もしここで、ゲート材料がA If here, gate material is A
l単層膜であり、Al表面が露出していると、ITO膜の成膜、エッチングを行った場合、ITOエッチングに対する耐性を持たないAlがエッチングされてしまう。 l is a single layer film, when the Al surface is exposed, in the case of performing film formation of the ITO film, an etching, Al having no resistance to ITO etching is etched.
これに対して、本実施の形態では、ゲート配線材料としてITOエッチングに対する耐性を有するCrを用いているため、ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。 In contrast, in the present embodiment, due to the use of Cr having resistance to ITO etching as a gate wiring material can be exposed portions of the gate portion is to solve the conventional problem is etched.

【0026】[第2の実施の形態]以下、本発明の第2 [0026] [Second Embodiment] Hereinafter, the second present invention
の実施の形態を図3、図4を参照して説明する。 Figure 3 embodiment will be described with reference to FIG. 本実施の形態の液晶表示装置の製造方法が第1の実施の形態の製造方法と異なる点は、ゲート材料としてAl膜の表面をCr膜で被覆した積層膜を用いる点である。 Method of manufacturing a liquid crystal display device of this embodiment is different from the manufacturing method of the first embodiment in that a laminated film of the surface of the Al film as the gate material coated with Cr film. この場合、製造プロセスは5枚マスクプロセスとなる。 In this case, the manufacturing process becomes five mask process. 図3は薄膜トランジスタアレイ基板の製造工程を示す断面図、 Figure 3 is a sectional view showing a manufacturing process of the thin-film transistor array substrate,
図4は同平面図であるが、これらの図において図1、図2と共通の構成要素については同一の符号を付し、詳細な説明は省略する。 Although FIG. 4 is a plan view of the same, FIG. 1 in the figures, the same reference numerals are assigned to the same components as FIG. 2, a detailed description thereof will be omitted.

【0027】図3(e)に示す薄膜トランジスタも逆スタガ型であり、第1の実施の形態のものとほぼ同様の構造を有している。 [0027] is an inverted staggered even thin film transistor shown in FIG. 3 (e), has substantially the same structure as that of the first embodiment. そして、構造上唯一異なる点は、ガラス基板21上のゲート電極42とゲート配線G1、およびゲート端子パッド部31の下部パッド層43が、Al The structurally only difference, the gate electrode 42 and the gate line G1 on the glass substrate 21, and the lower pad layer 43 of the gate terminal pad portion 31, Al
膜44の上面および側面をCr膜45で被覆した積層膜で構成されている点である。 The upper and side surfaces of the membrane 44 is that it is composed of a laminated film coated with Cr film 45.

【0028】この薄膜トランジスタアレイ基板を製造する際には、まず、図3(a)および図4(a)に示すように、ガラス基板21上にAl膜44を成膜し、これを通常のフォトリソグラフィー技術を用いてパターニングしてゲート電極42およびゲート配線G1の下層側を形成する。 [0028] When manufacturing the thin film transistor array substrate, first, as shown in FIG. 3 (a) and 4 (a), the Al film 44 was deposited on a glass substrate 21, ordinary photo this It is patterned to form a lower side of the gate electrode 42 and the gate wiring G1 by lithography. さらに、Cr膜45を基板全面に成膜した後、 Further, after forming a Cr film 45 on the entire surface of the substrate,
このCr膜45をAl膜44のパターニング幅よりも広い幅でフォトリソグラフィー技術を用いてパターニングしてゲート電極42およびゲート配線G1の上層側を形成する。 This Cr film 45 forming the upper side of the gate electrode 42 and the gate wiring G1 is patterned by photolithography in width than the patterned width of the Al film 44.

【0029】この後の工程は第1の実施の形態と同様である。 [0029] The subsequent steps are the same as in the first embodiment. 図3(b)および図4(b)に示すように、Si Figure 3 (b) and as shown in FIG. 4 (b), Si
x膜37、a−Si膜38、a−Si:n +膜39、 N x film 37, a-Si film 38, a-Si: n + film 39,
Al膜40の4層を基板全面に連続して成膜する。 The four layers of the Al film 40 is formed continuously on the entire surface of the substrate. 次に、図3(c)および図4(c)に示すように、1枚のフォトマスクを用いて上記4層のうちAl膜40とa− Next, as shown in FIG. 3 (c) and FIG. 4 (c), the the Al film 40 among the four layers using one photomask a-
Si:n +膜39の2層のみをエッチングし、Al膜4 Si: only two layers were etched n + layer 39, Al film 4
0からなるソース配線S、ソース電極26およびドレイン電極27と、a−Si:n +膜39からなるオーミックコンタクト層25を形成する。 Source lines S consisting of 0, the source electrode 26 and drain electrode 27, a-Si: forming an ohmic contact layer 25 made of n + layer 39. 次に、図3(d)および図4(d)に示すように、全面にSiN x膜を成膜した後、1枚のフォトマスクを用いてSiN Next, as shown in FIG. 3 (d) and FIG. 4 (d), the after forming the SiN x film on the entire surface, using one photomask SiN x膜(パッシベーション膜28)、a−Si膜38(半導体能動膜2 x film (passivation film 28), a-Si film 38 (semiconductor active film 2
4)、SiN x膜37(ゲート絶縁膜23)の3層をパターニングする。 4), patterning the three layers of the SiN x film 37 (the gate insulating film 23). また、この工程ではドレイン電極27 The drain electrode 27 in this step
と画素電極30を電気的に接続するコンタクトホール2 A contact hole 2 for electrically connecting the pixel electrode 30 and the
9、下部パッド層43と上部パッド層34を電気的に接続するコンタクトホール33、35をそれぞれ形成する。 9, a contact hole 33, 35 for electrically connecting the lower pad layer 43 and the upper pad layer 34, respectively.

【0030】次に、図3(e)および図4(e)に示すように、全面にITO膜を成膜した後、これを通常のフォトリソグラフィー技術を用いてパターニングすることにより画素電極30とゲート端子パッド部31、ソース端子パッド部の上部パッド層34、36を形成する。 Next, as shown in FIG. 3 (e) and FIG. 4 (e), after forming an ITO film on the entire surface, and the pixel electrode 30 is patterned by a conventional photolithographic technique which the gate terminal pad 31, forming an upper pad layer 34 and 36 of the source terminal pad portions. このような工程を経て、薄膜トランジスタアレイ基板を作製することができる。 Through these steps, it is possible to manufacture the thin film transistor array substrate. そして、この薄膜トランジスタアレイ基板と共通電極を形成した対向基板を準備し、これら基板間に液晶を封入することによって本実施の形態の液晶表示装置が完成する。 Then, the thin film transistor array substrate and preparing a counter substrate provided with the common electrode, the liquid crystal display device of the present embodiment is completed by sealing liquid crystal between the substrates.

【0031】本実施の形態のように、ゲート材料としてAl表面をCrで被覆した積層膜を用いる場合、Alで形成した下層側ゲートパターンの側面もCrで保護する必要があるため、Al膜上にCr膜を成膜した後、2層を一括してパターニングするという方法を採ることはできない。 [0031] As in this embodiment, the case of using a laminated film of Al surface as a gate material coated with Cr, since the side surfaces of the lower gate pattern formed of Al needs to be protected by Cr, Al film after forming a Cr film, two layers can not be adopted a method that patterned collectively. つまり、Al膜で一旦パターンを形成した後、 That is, after forming the temporarily pattern of Al film,
このパターンの上面と側面を覆うようにCr膜を成膜し、これをパターニングしなければならない。 Forming a Cr film is formed so as to cover the top and side surfaces of the pattern must be patterned to. すると、 Then,
ゲート形成工程だけで2枚のフォトマスクが必要となるので、第1の実施の形態に比べてフォトマスクが1枚増え、5枚マスクプロセスとなる。 Since only two photomasks gate forming process is required, increasing one photomask in comparison with the first embodiment, the five mask process. しかしながら、従来の製造プロセスにおいてAlゲートの表面をCrで保護しようとした場合には6枚マスクプロセスになるから、本実施の形態の場合でもやはり従来法に比べて使用フォトマスク数を低減することができる。 However, since it becomes six mask process when the surface of the Al gate tried to protect Cr in the conventional manufacturing process, reducing the number of used photomask as compared with still conventional method even in the case of this embodiment can. その結果、製造コストの低減や工期の短縮を図ることができる。 As a result, it is possible to shorten the reduction and construction period of the production cost.

【0032】また、本実施の形態の場合、Al表面をC Further, in the present embodiment, the Al surface C
rで被覆した積層膜をゲート材料に用いたが、Alの抵抗率はCrの抵抗率に比べて小さいため、Crのみでゲート配線を形成した第1の実施の形態よりも配線抵抗を小さくすることができる。 Although a laminated film coated with r the gate material, the resistivity of Al is smaller than the resistivity of Cr, to reduce the wiring resistance than the first embodiment formed only in the gate wiring Cr be able to. したがって、本実施の形態の方法は、第1の実施の形態の方法に比べて使用フォトマスク数が1枚増えるものの、ゲート配線抵抗を小さくすることができるという効果が得られる。 Accordingly, the method of the present embodiment, although the number of used photomask as compared to the method of the first embodiment is increased by one, the effect of being able to reduce the gate wiring resistance is obtained.

【0033】なお、本実施の形態ではAl表面をCrで被覆した積層膜をゲート材料に用いたが、Alに代えてモリブデン(Mo)を用いてもよく、本実施の形態の方法においてMoを用いた場合にも同様の効果を奏することができる。 [0033] Note that in this embodiment using the laminated film obtained by coating an Al surface with Cr in the gate material may be used molybdenum (Mo) in place of Al, the Mo in the method of this embodiment even when used it is possible to achieve the same effect.

【0034】[第3の実施の形態]以下、本発明の第3 [0034] [Third Embodiment] Hereinafter, a third of the present invention
の実施の形態を図5を参照して説明する。 Describing the embodiment with reference to FIG. 本実施の形態の液晶表示装置の製造方法が第1、第2の実施の形態の製造方法と異なる点は、ゲート配線上およびゲート電極の露出している領域上にもITOを残してゲート保護膜とした点である。 The manufacturing method the first liquid crystal display device of this embodiment differs from the manufacturing method of the second embodiment, gate protection leaving ITO also on an exposed region of the gate wiring and the gate electrode It lies in that the membrane. 本実施の形態における製造プロセスは4枚マスクプロセスとなる。 Manufacturing process in this embodiment is a four-mask process. なお、薄膜トランジスタアレイ基板の製造工程を示す断面図は図1と同様であるため、図示を省略し、図5に平面図のみを示す。 Since cross-sectional views showing a manufacturing process of a thin film transistor array substrate is the same as in FIG. 1, not shown, it shows only a plan view in FIG. 図5において図2と共通の構成要素については同一の符号を付し、詳細な説明は省略する。 Same components as FIG. 2 are denoted by the same reference numerals in FIG. 5, a detailed description thereof will be omitted.

【0035】本実施の形態の製造方法の場合、図5 In the case of the manufacturing method of this embodiment, FIG. 5
(a)、(b)、(c)に示すゲート部形成からソース/ドレイン形成までの工程(断面構造は図1(a)、 (A), (b), steps from the gate portion formed as shown in (c) to the source / drain formation (cross-sectional structure FIG. 1 (a),
(b)、(c)に相当)は第1の実施の形態と全く同様である。 (B), or equivalent) to (c) is the same as the first embodiment. ただし、第1の実施の形態と異なり、ゲート材料としてAl単層膜を用いることができる。 However, unlike the first embodiment, it is possible to use Al single layer as the gate material. 次に、図1 Next, as shown in FIG. 1
(d)に示すSiN x膜(パッシベーション膜28)/ The SiN x film (passivation film 28) shown in (d) /
a−Si膜38(半導体能動膜24)/SiN x膜37 a-Si film 38 (semiconductor active layer 24) / SiN x film 37
(ゲート絶縁膜23)のパターニングを行う工程では、 In the step of patterning the (gate insulating film 23),
断面構造は第1の実施の形態と変わらないが、ここで形成するパターンの平面形状が図5(d)に示すように若干変わっている。 Although the cross-sectional structure is unchanged from the first embodiment, the planar shape of a pattern to be formed here has changed slightly, as shown in FIG. 5 (d). すなわち、第1の実施の形態ではパターンの薄膜トランジスタ20を覆う部分がソース電極2 That is, the first embodiment of the source portion covering the thin film transistors 20 in pattern form electrodes 2
6からドレイン電極27に向けて直線状に延在していたのに対して、本実施の形態ではソース電極26からドレイン電極27に向けて延在する部分がゲート電極22の基端部のところでゲート配線G側に張り出し、ゲート配線Gの一部に重畳している。 For example G linearly extend toward the drain electrode 27 from 6, in this embodiment where the portion extending toward the source electrode 26 to drain electrode 27 of the proximal end portion of the gate electrode 22 is overhang the gate line G side, superimposed on part of the gate line G.

【0036】次に、図1(e)に示すように、ITOの成膜、パターニングを行う工程において、第1の実施の形態ではITOからなる画素電極30と端子パッド部の上部パッド層34、36のみを形成していた。 Next, as shown in FIG. 1 (e), the formation of ITO, in the step of patterning, first in the embodiment the pixel electrode 30 made of ITO and a terminal pad portions of the upper pad layer 34, It had formed a 36 only. これに対して、本実施の形態ではこれら画素電極30と端子パッド部34、36に加えて、ゲート配線G上およびゲート電極22先端のパッシベーション膜28から露出した領域上にもITO膜47を残している。 In contrast, in the present embodiment in addition to the pixel electrodes 30 and the terminal pads 34 and 36, also leaving ITO film 47 on the gate line G and the gate electrode 22 tip of the passivation film 28 exposed regions from ing.

【0037】第1の実施の形態の方法はITOエッチングに対する耐性を持つCrをゲート材料として用いたもの、第2の実施の形態の方法はITOエッチングに対する耐性を持たないAlをCrで被覆したものをゲート材料として用いたものである。 [0037] Of the method of the first embodiment is that Cr is used with a resistance to ITO etching as gate material, the method of the second embodiment is coated with Al having no resistance to ITO etched with Cr in which was used as the gate material. これに対して、ITOエッチング時にAlからなるゲート部が露出しないようにI In contrast, as the gate portion is not exposed made of Al when ITO etching I
TO膜47自体で覆い、このITO膜47をゲート保護膜としたものが本実施の形態の方法である。 Covered with TO film 47 itself, which the ITO film 47 and the gate protective film is a method of the present embodiment. これにより、ITOエッチング時にゲート部の露出部分がエッチングされるという従来の問題を解消することができる。 This makes it possible to expose portions of the gate portion at the time of ITO etching to solve the conventional problem is etched.

【0038】本方法の場合、AlをCrで被覆する必要がなく、ゲート配線がAl単層膜となるので、第1、第2の実施の形態に比べてゲート配線抵抗をより低減することができる。 In the case of the method, it is not necessary to coat the Al in Cr, the gate wiring is Al single layer film, is possible to further reduce the gate wiring resistance as compared with the first and second embodiments it can. また、ゲート配線上やゲート電極の露出している領域上にITOを残すようにパターニングするに際して新たなフォトマスクを追加する必要はなく、第1の実施の形態で用いた画素電極形成用のフォトマスクに一部パターン追加するのみでよく、画素電極形成工程で同時にパターニングを行うことができる。 Further, there is no need to add a new photomask during patterning to leave an ITO on the exposed region of the gate wiring and the gate electrode, photo pixel electrode formed using the first embodiment mask well only some patterns addition may be performed simultaneously patterned in the pixel electrode forming step. したがって、本方法の場合には4枚マスクプロセスとなって従来プロセスに比べて使用フォトマスク数を低減することができ、製造コストの低減や工期の短縮を図ることができる。 Therefore, in the case of the method can reduce the number of used photomask as compared to the conventional process becomes four-mask process, thereby shortening the reduction and construction period of the production cost. なお、本方法の場合、ゲート材料としてAlに代えてMoやCrを用いることもできる。 In the case of this method, it is also possible to use a Mo and Cr in place of Al as a gate material.

【0039】[第4の実施の形態]以下、本発明の第4 [0039] [Fourth Embodiment] Hereinafter, a fourth aspect of the present invention
の実施の形態を図6を参照して説明する。 Describing the embodiment with reference to FIG. 本実施の形態の液晶表示装置の製造方法は第3の実施の形態の製造方法と類似したものである。 Method of manufacturing a liquid crystal display device of this embodiment is analogous with the manufacturing method of the third embodiment. そして、第3の実施の形態の製造方法と異なる点は、ゲート電極の露出している領域だけでなく、ゲート電極上の全ての領域にITOを残した点である。 Then, the third embodiment of the production method differs from not only an exposed region of the gate electrode, in that left ITO in all regions on the gate electrode. 図6は、薄膜トランジスタアレイ基板の製造工程を示す平面図であり、図6において図5と共通の構成要素については同一の符号を付し、詳細な説明は省略する。 Figure 6 is a plan view showing a manufacturing process of the thin-film transistor array substrate, Fig. 5 and the common components are denoted by the same reference numerals in FIG. 6, a detailed description thereof will be omitted.

【0040】第3の実施の形態の方法では、図5(e) [0040] In a third embodiment of the method, FIG. 5 (e)
に示したように、ゲート配線G上とゲート電極22先端のパッシベーション膜28から露出した領域上にITO As shown in, ITO on the exposed regions from the gate line G on the gate electrode 22 tip of the passivation film 28
膜47を残した。 Leaving the film 47. これに対して、本実施の形態の方法では、図6(e)に示したように、ゲート電極22先端の露出部分のみならず、ゲート電極22上の全ての領域にわたってゲート配線G上から連続してITO膜49を残している。 Continuous contrast, in the method of this embodiment, as shown in FIG. 6 (e), not only the exposed portion of the gate electrode 22 tip, from the gate line G across the whole region of the gate electrode 22 has left an ITO film 49 was. すなわち、ゲート配線G上を覆うITOパターンがゲート電極22先端に向かって延在し、Al膜からなるゲート配線Gおよびゲート電極22と同様の形状となっている。 That, ITO pattern covering the gate line G extends toward the gate electrode 22 tip, has the same shape as the gate line G and the gate electrode 22 made of Al film.

【0041】本方法においても、第3の実施の形態と同様、ゲート配線Gやゲート電極22の露出した部分をI [0041] In this method, as in the third embodiment, the exposed portions of the gate line G and the gate electrode 22 I
TO膜49が覆ってゲート保護膜として機能するため、 Since TO film 49 functions as a gate protection film covering,
ゲート部の露出部分がエッチングされるという従来の問題を解消することができる。 Can be exposed portions of the gate portion is to solve the conventional problem is etched. また、4枚マスクプロセスとなることで製造コストの低減や工期の短縮が図れるという上記と同様の効果を奏することができる。 Further, it is possible to achieve the same effect as described above that can be shortened reduced and construction period of the production costs by a four-mask process. さらに、 further,
本方法で得られた薄膜トランジスタにおいては、Alからなるゲート電極22の上方にゲート絶縁膜、ソース電極、ドレイン電極、パッシベーション膜を介してITO In the thin film transistor obtained in this way, the upper gate insulating film of the gate electrode 22 made of Al, a source electrode, a drain electrode, via a passivation film ITO
膜49が配置されたことになる。 So that the membrane 49 is arranged. すなわち、ゲート電極22上のITO膜49がゲート保護膜として機能するのみならず、上部ゲート電極としても機能し、薄膜トランジスタがいわゆるダブルゲート構造となる。 That, ITO film 49 on the gate electrode 22 not only functions as a gate protection film also serves as an upper gate electrode, the thin film transistor is a so-called double gate structure. その結果、 as a result,
シングルゲート構造のトランジスタと比較してトランジスタのオン電流が増加するため、トランジスタ特性を向上させることができる。 Since the on-current of the transistor increases as compared with the single-gate transistor, thereby improving the transistor characteristics. また、本方法の場合、ゲート材料としてAlに代えてMoやCrを用いることもできる。 Further, in this method, it is also possible to use a Mo and Cr in place of Al as a gate material.

【0042】なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。 [0042] The technical scope of the present invention is not limited to the above embodiment, it is possible to add various modifications without departing from the scope of the present invention. 例えばゲート絶縁膜、パッシベーション膜等をはじめとする各種膜の具体的な材料等に関しては、適宜変更が可能である。 For example, a gate insulating film, with respect to specific materials of various film including a passivation film or the like, can be appropriately changed.

【0043】 [0043]

【発明の効果】以上、詳細に説明したように、本発明の液晶表示装置の製造方法によれば、ゲート部形成用パターニング、ソース/ドレインおよびオーミックコンタクト層形成用パターニング、薄膜トランジスタ形成用パターニング、画素電極形成用パターニングというように、 Effect of the Invention] As described above in detail, according to the manufacturing method of the liquid crystal display device of the present invention, the gate portion forming patterning, the source / drain and the ohmic contact layer forming patterned thin film transistor forming a patterning, the pixel as referred to patterning for forming an electrode,
パターニング工程が基本的に4回となり、使用フォトマスク数が4枚となる。 Patterning process is basically 4 times, use number of photomasks is four. このように、本方法は、複数の膜を同一のフォトマスクを用いて一括してパターニングするようにしたことによって従来の5枚マスクプロセスが4枚マスクプロセスとなり、使用フォトマスク数を減らすことができる。 Thus, the method, conventional five-mask process by which so as to collectively patterned using the same photomask a plurality of films is the four-mask process, to reduce the number of used photomask it can. その結果、液晶表示装置の製造にあたって、製造コストの低減や工期の短縮を図ることができる。 As a result, in the production of liquid crystal display device, it is possible to shorten the reduction and construction period of the production cost. なお、第1の導電膜としてアルミニウム膜やモリブデン膜の表面をクロム膜で被覆した積層膜を用いた場合には5枚マスクプロセスとなるが、この場合でも従来プロセスでは6枚マスクプロセスになることを考えれば使用フォトマスク数の低減に有効となる。 In the case where the surface of the aluminum film and a molybdenum film using a laminated film coated with a chromium film as the first conductive film is a five-mask process, to become a six-mask process in the conventional process, even in this case the is effective in reducing the use number of photomasks given.

【0044】また、第1の導電膜の具体的な材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、透明性導電膜の具体的な材料としてITO膜を用いた場合、ITO膜のエッチング時にゲート部の露出部分がエッチングされるという問題を解決しながらゲート配線の低抵抗化を図ることができる。 [0044] Also, the chromium film or a lamination film of an aluminum film surface is coated with a chromium film or a molybdenum film surface using a multilayer film coated with a chromium film, a transparent conductive, as a specific material of the first conductive film when using the ITO film as a specific material of membrane, the exposed portion of the gate portion during etching of the ITO film can reduce the resistance of the gate wiring while solving the problem of being etched. その結果、製造コストの低減や工期の短縮とゲート配線の低抵抗化を両立させることができる。 As a result, it is possible to achieve both the resistance of the shortening and the gate wiring reduced and construction period of the production cost. さらに、透明性導電膜からなる上部ゲート電極を形成した場合、薄膜トランジスタ特性を向上させることができる。 Furthermore, when forming the upper gate electrode made of a transparent conductive film, it is possible to improve the TFT characteristics.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。 Figure 1 is a view showing a manufacturing method of a liquid crystal display device according to a first embodiment of the present invention, in particular cross-sectional view showing a manufacturing process of the thin-film transistor array substrate.

【図2】 同、平面図である。 FIG. 2 is the same, is a plan view.

【図3】 本発明の第2の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。 [Figure 3] is a diagram showing a manufacturing method of a liquid crystal display device according to a second embodiment of the present invention, in particular cross-sectional view showing a manufacturing process of the thin-film transistor array substrate.

【図4】 同、平面図である。 [Figure 4] the same, is a plan view.

【図5】 本発明の第3の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す平面図である。 [Figure 5] is a diagram showing a manufacturing method of a liquid crystal display device according to a third embodiment of the present invention, in particular a plan view showing a manufacturing process of a thin film transistor array substrate.

【図6】 本発明の第4の実施の形態である液晶表示装置の製造方法を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。 [Figure 6] is a diagram showing a manufacturing method of a liquid crystal display device according to a fourth embodiment of the present invention, in particular cross-sectional view showing a manufacturing process of the thin-film transistor array substrate.

【図7】 従来の液晶表示装置の製造方法の一例を示す図であり、特に薄膜トランジスタアレイ基板の製造工程を示す断面図である。 [Figure 7] is a diagram showing an example of a conventional method for manufacturing a liquid crystal display device, in particular cross-sectional views showing a manufacturing process of the thin-film transistor array substrate.

【図8】 同、平面図である。 [8] the same, is a plan view.

【図9】 一般の液晶表示装置の概略構成を示す平面図である。 9 is a plan view showing a schematic configuration of a general liquid crystal display device.

【符号の説明】 DESCRIPTION OF SYMBOLS

20 薄膜トランジスタ 21 ガラス基板(基板) 22,42 ゲート電極 23 ゲート絶縁膜 24 半導体能動膜 25 オーミックコンタクト層 26 ソース電極 27 ドレイン電極 28 パッシベーション膜(絶縁膜) 29,33,35 コンタクトホール 30 画素電極 37 SiN x膜(ゲート絶縁膜) 38 a−Si膜(半導体膜) 39 a−Si:n +膜(不純物半導体膜) 40 Al膜(第2の導電膜) 44 Al膜 45 Cr膜 47,49 ITO膜(ゲート保護膜) G,G1 ゲート配線 S ソース配線 20 TFT 21 glass substrate (substrate) 22, 42 gate electrode 23 gate insulating film 24 the semiconductor active film 25 ohmic contact layer 26 source electrode 27 drain electrode 28 a passivation film (insulating film) 29,33,35 contact hole 30 pixel electrode 37 SiN x film (gate insulating film) 38 a-Si film (semiconductor film) 39 a-Si: n + film (impurity semiconductor film) 40 Al film (second conductive film) 44 Al film 45 Cr film 47 and 49 ITO film (gate protection film) G, G1 gate wiring S source wiring

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一対の基板のうちの一方の基板上に第1 1. A first one of the substrates of the pair of substrates
    の導電膜を成膜しパターニングしてゲート電極およびゲート配線を形成し、該ゲート電極およびゲート配線を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜および第2の導電膜を順次連続して成膜し、前記第2の導電膜および不純物半導体膜を同一のマスクを用いてパターニングして前記第2の導電膜からソース電極、ソース配線およびドレイン電極を形成するとともに前記不純物半導体膜からオーミックコンタクト層を形成し、少なくとも前記ソース電極、ソース配線、ドレイン電極および上部が露出した前記半導体膜上に絶縁膜を成膜し、該絶縁膜、前記半導体膜および前記ゲート絶縁膜を同一のマスクを用いてパターニングして画素電極に接触する薄膜トランジスタを形成し、ついで、前記基板の非成膜部分上に透明 Forming a gate electrode and a gate wiring of the conductive film is deposited and patterned sequentially continuous gate insulating film covering the gate electrode and the gate wiring, the semiconductor film, the impurity semiconductor film and the second conductive film added with impurities from the impurity semiconductor film with and by forming the second conductive film and the impurity semiconductor film using the same mask pattern to the second conductive film from the source electrode to form a source wiring and a drain electrode forming an ohmic contact layer, and depositing at least the source electrode, the source wiring, the insulating film on the semiconductor film where the drain electrode and the upper are exposed, the insulating film, the semiconductor film and the same mask the gate insulating film TFT is formed in contact with the pixel electrode is patterned using, then clear on the non-deposition portion of the substrate 導電膜を成膜しパターニングして前記画素電極を形成し、前記一方の基板と他方の基板との間に液晶を挟持することを特徴とする液晶表示装置の製造方法。 The conductive film is deposited and patterned to form the pixel electrode, a method of manufacturing a liquid crystal display device, characterized in that the liquid crystal is sandwiched between the one substrate and the other substrate.
  2. 【請求項2】 前記第1の導電膜の材料としてクロム膜、またはアルミニウム膜表面をクロム膜で被覆した積層膜、またはモリブデン膜表面をクロム膜で被覆した積層膜を用い、前記透明性導電膜の材料としてインジウム錫酸化物膜を用いることを特徴とする請求項1に記載の液晶表示装置の製造方法。 2. A chromium film as the material of the first conductive film or a laminate film, an aluminum film surface is coated with a chromium film or a molybdenum film surface using a multilayer film coated with a chromium film, the transparent conductive film, the method according to claim 1 as a material characterized by using an indium tin oxide film.
  3. 【請求項3】 前記基板の非成膜部分上に透明性導電膜を成膜する際に、少なくとも前記ゲート配線上および前記ゲート電極の外部露出している領域上に同時に透明性導電膜を成膜してゲート保護膜を形成することを特徴とする請求項1に記載の液晶表示装置の製造方法。 When wherein forming the transparent conductive film on a non-deposition portion of the substrate, forming at the same time transparent conductive film on a region that is exposed to the outside of at least on the gate wiring and the gate electrode the method according to claim 1, characterized in that to the film to form a gate protective film.
  4. 【請求項4】 前記ゲート保護膜を形成する際に、前記ゲート電極上の前記絶縁膜上に該ゲート電極と電気的に接続した透明性導電膜を同時に成膜して上部ゲート電極を形成することを特徴とする請求項3に記載の液晶表示装置の製造方法。 In forming the wherein said gate protective film, to form the upper gate electrode by forming the transparent conductive film connected to said gate electrode and electrically on an insulating film on the gate electrode at the same time the method according to claim 3, characterized in that.
JP29299897A 1997-10-24 1997-10-24 A method of manufacturing a liquid crystal display device Expired - Lifetime JP4131297B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29299897A JP4131297B2 (en) 1997-10-24 1997-10-24 A method of manufacturing a liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29299897A JP4131297B2 (en) 1997-10-24 1997-10-24 A method of manufacturing a liquid crystal display device

Publications (2)

Publication Number Publication Date
JPH11133455A true true JPH11133455A (en) 1999-05-21
JP4131297B2 JP4131297B2 (en) 2008-08-13

Family

ID=17789162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29299897A Expired - Lifetime JP4131297B2 (en) 1997-10-24 1997-10-24 A method of manufacturing a liquid crystal display device

Country Status (1)

Country Link
JP (1) JP4131297B2 (en)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182243A (en) * 2000-12-15 2002-06-26 Nec Corp Transistor substrate for liquid crystal display and method for manufacturing the same
KR100646779B1 (en) 1999-08-12 2006-11-17 삼성전자주식회사 Methods for manufacturing thin film transistor array panels
JP2006338003A (en) * 2005-06-01 2006-12-14 Samsung Electronics Co Ltd Method for manufacturing liquid crystal display device, liquid crystal display device, and aging system
KR100744441B1 (en) * 2000-03-13 2007-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
JP2007272256A (en) * 2007-07-26 2007-10-18 Advanced Display Inc Liquid crystal display device and method of manufacturing same
KR100780711B1 (en) 2001-07-28 2007-11-30 엘지.필립스 엘시디 주식회사 Tft-lcd and manufacturing method thereof
JP2008015509A (en) * 2006-06-30 2008-01-24 Lg Philips Lcd Co Ltd Method of fabricating liquid crystal display device
KR100800979B1 (en) 2000-03-06 2008-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
US7414266B2 (en) 2000-03-08 2008-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7605875B2 (en) 1998-10-21 2009-10-20 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2011039538A (en) * 1999-07-13 2011-02-24 Samsung Electronics Co Ltd Liquid crystal display device
JP2011102990A (en) * 2010-12-16 2011-05-26 Sharp Corp Method for manufacturing liquid crystal display device
JP2011118422A (en) * 2011-03-01 2011-06-16 Nec Lcd Technologies Ltd Liquid crystal display device, thin film transistor array substrate for liquid crystal display device, and method for manufacturing the substrate
JP2012068627A (en) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd Manufacturing method for liquid crystal display device
JP2012084868A (en) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd Method of manufacturing semiconductor device
US8258515B2 (en) 1999-07-22 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
JP2014063179A (en) * 2008-03-05 2014-04-10 Semiconductor Energy Lab Co Ltd Display device
US8873011B2 (en) 2000-03-16 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
US9048146B2 (en) 2000-05-09 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016029742A (en) * 2010-09-10 2016-03-03 株式会社半導体エネルギー研究所 Semiconductor device and method of manufacturing the same

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605875B2 (en) 1998-10-21 2009-10-20 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US8873002B2 (en) 1999-07-13 2014-10-28 Samsung Display Co., Ltd. Liquid crystal display
US8432514B2 (en) 1999-07-13 2013-04-30 Samsung Display Co., Ltd. Liquid crystal display
US9625756B2 (en) 1999-07-13 2017-04-18 Samsung Display Co., Ltd. Liquid crystal display
JP2011039538A (en) * 1999-07-13 2011-02-24 Samsung Electronics Co Ltd Liquid crystal display device
US8477089B2 (en) 1999-07-13 2013-07-02 Samsung Display Co., Ltd. Liquid crystal display
US8258515B2 (en) 1999-07-22 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
US8624253B2 (en) 1999-07-22 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
US8368076B2 (en) 1999-07-22 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
KR100646779B1 (en) 1999-08-12 2006-11-17 삼성전자주식회사 Methods for manufacturing thin film transistor array panels
KR100800986B1 (en) 2000-03-06 2008-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method of fabricating display device
US9099355B2 (en) 2000-03-06 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100800979B1 (en) 2000-03-06 2008-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
US7414266B2 (en) 2000-03-08 2008-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9059045B2 (en) 2000-03-08 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9368514B2 (en) 2000-03-08 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9786687B2 (en) 2000-03-08 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100744449B1 (en) * 2000-03-13 2007-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
KR100744441B1 (en) * 2000-03-13 2007-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
US9298056B2 (en) 2000-03-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
US8873011B2 (en) 2000-03-16 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
US9048146B2 (en) 2000-05-09 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9429807B2 (en) 2000-05-09 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2002182243A (en) * 2000-12-15 2002-06-26 Nec Corp Transistor substrate for liquid crystal display and method for manufacturing the same
KR100780711B1 (en) 2001-07-28 2007-11-30 엘지.필립스 엘시디 주식회사 Tft-lcd and manufacturing method thereof
JP2006338003A (en) * 2005-06-01 2006-12-14 Samsung Electronics Co Ltd Method for manufacturing liquid crystal display device, liquid crystal display device, and aging system
JP2008015509A (en) * 2006-06-30 2008-01-24 Lg Philips Lcd Co Ltd Method of fabricating liquid crystal display device
JP4553920B2 (en) * 2006-06-30 2010-09-29 エルジー ディスプレイ カンパニー リミテッド A method of manufacturing a liquid crystal display device
JP4668247B2 (en) * 2007-07-26 2011-04-13 三菱電機株式会社 A method of manufacturing a liquid crystal display device
JP2007272256A (en) * 2007-07-26 2007-10-18 Advanced Display Inc Liquid crystal display device and method of manufacturing same
JP2016212435A (en) * 2008-03-05 2016-12-15 株式会社半導体エネルギー研究所 Display device, display module, and electronic appliance
JP2014063179A (en) * 2008-03-05 2014-04-10 Semiconductor Energy Lab Co Ltd Display device
JP2016048378A (en) * 2008-03-05 2016-04-07 株式会社半導体エネルギー研究所 Display device
JP2012068627A (en) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd Manufacturing method for liquid crystal display device
JP2016029742A (en) * 2010-09-10 2016-03-03 株式会社半導体エネルギー研究所 Semiconductor device and method of manufacturing the same
US9178071B2 (en) 2010-09-13 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012084868A (en) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd Method of manufacturing semiconductor device
JP2011102990A (en) * 2010-12-16 2011-05-26 Sharp Corp Method for manufacturing liquid crystal display device
JP2011118422A (en) * 2011-03-01 2011-06-16 Nec Lcd Technologies Ltd Liquid crystal display device, thin film transistor array substrate for liquid crystal display device, and method for manufacturing the substrate

Also Published As

Publication number Publication date Type
JP4131297B2 (en) 2008-08-13 grant

Similar Documents

Publication Publication Date Title
US20020074549A1 (en) Method for fabricating thin film transistor array substrate for liquid crystal display
US6429057B1 (en) Method for manufacturing thin film transistor array panel for liquid crystal display
US20020021403A1 (en) Liquid crystal display device and method of fabricating the same
US5828428A (en) Resistive circuit for a thin film transistor liquid crystal display and a method for manufacturing the same
US6338989B1 (en) Array substrate for use in liquid crystal display device and method of manufacturing the same
US6818923B2 (en) Thin film transistor array substrate and manufacturing method thereof
US20030136971A1 (en) Thin film transistor array panel for display and manufacturing method thereof
US5990998A (en) Active matrix liquid crystal display and related method
US6043511A (en) Thin film transistor array panel used for a liquid crystal display having patterned data line components
US6493048B1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US20040089900A1 (en) Method of pattering thin film and tft array substrate using it and production method therefor
US20020054247A1 (en) Method for fabricating an array substrate of a liquid crystal display device
US20080111136A1 (en) Tft-lcd pixel unit and method for manufacturing the same
US20030197181A1 (en) Thin film transistor array substrate and manufacturing method thereof
US20010041394A1 (en) Photolithography system and a method for fabricating a thin film transistor array substrate using the same
US20020109799A1 (en) Array substrate for liquid crystal display device and manufacturing method thereof
JP2002107762A (en) Method for manufacturing matrix substrate for liquid crystal
US5998230A (en) Method for making liquid crystal display device with reduced mask steps
JP2001005038A (en) Thin film transistor substrate for liquid crystal display device and its production
CN101079429A (en) Thin film transistor array substrate and method for fabricating the same
US20080030639A1 (en) Tft-lcd array substrate and manufacturing method thereof
JP2002190598A (en) Thin-film transistor array substrate and method of manufacturing the same
US20050117082A1 (en) Color liquid crystal display device and manufacturing method of the same
US20080042133A1 (en) Thin film transistor array substrate and method of fabricating the same
JPH0926602A (en) Active matrix display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070319

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070323

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070619

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070918

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070921

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070926

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080303

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080305

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080312

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080514

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130606

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term