JPS623525A - 双方向性のワイヤ−ド論理演算回路 - Google Patents
双方向性のワイヤ−ド論理演算回路Info
- Publication number
- JPS623525A JPS623525A JP60142796A JP14279685A JPS623525A JP S623525 A JPS623525 A JP S623525A JP 60142796 A JP60142796 A JP 60142796A JP 14279685 A JP14279685 A JP 14279685A JP S623525 A JPS623525 A JP S623525A
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- Japan
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- point
- circuit
- wired logic
- output
- logical
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
否定論理和回路とワイヤード論理回路とを縦続接続した
上圧いに逆方向に接続し、否定論理和演算を行うことに
より、簡易な構成で双方向性に動作するワイヤード論理
演算回路を得ている。
上圧いに逆方向に接続し、否定論理和演算を行うことに
より、簡易な構成で双方向性に動作するワイヤード論理
演算回路を得ている。
し産業上の利用分野］
本発明は双方向に確実な動作を行わせるようなワイヤー
ド論理演算回路に関する。
ド論理演算回路に関する。
［従来の技術］
入力側にダイオードを接続したトランジスタの出力側を
単純に接続し合うことで、論理和または論理積演算回路
を形成するようなワイヤード論理演算回路は、第３図に
示す論理和回路のように公知である。この回路はその構
成が簡易であるため、プロセッサバス上で複数の装置の
状態検出などに有効に使用されている。そして入力端子
を増加し−やや複雑な構成とすることが容易にできる。
単純に接続し合うことで、論理和または論理積演算回路
を形成するようなワイヤード論理演算回路は、第３図に
示す論理和回路のように公知である。この回路はその構
成が簡易であるため、プロセッサバス上で複数の装置の
状態検出などに有効に使用されている。そして入力端子
を増加し−やや複雑な構成とすることが容易にできる。
一般にワイヤード論理演算回路として、互いに接続でき
る素子数は回路を駆動する素子の能力と、その個数及び
その信号を入力とする素子の種類と個数により制限され
る。駆動能力を増すために駆動段の何段か毎に中継段を
挿入して、クラスフハス状（枝別れを繰り返すこと）に
接続して行くことが考えられる。
る素子数は回路を駆動する素子の能力と、その個数及び
その信号を入力とする素子の種類と個数により制限され
る。駆動能力を増すために駆動段の何段か毎に中継段を
挿入して、クラスフハス状（枝別れを繰り返すこと）に
接続して行くことが考えられる。
［発明が解決しようとする問題点］
挿入する中継段は信号伝送に双方向性とすることが望ま
しいが（伝送バスを有効に使用できるため）第４図に示
すように、ワイヤード論理素子を対向させ直結接続する
だけでは、動作不能となる欠点があった。第５図はその
ように対向接続した回路をクラスタバス状に接続した回
路を示し、この場合も不適当である。第４図におい７Ｕ
３．Ｕ４はそれぞれのワイヤード論理演算回路を示し、
対向接続されている。即ちＵ３．Ｕ４はそれぞれが第３
図に示す回路である。中継段接続となる点をＸ。
しいが（伝送バスを有効に使用できるため）第４図に示
すように、ワイヤード論理素子を対向させ直結接続する
だけでは、動作不能となる欠点があった。第５図はその
ように対向接続した回路をクラスタバス状に接続した回
路を示し、この場合も不適当である。第４図におい７Ｕ
３．Ｕ４はそれぞれのワイヤード論理演算回路を示し、
対向接続されている。即ちＵ３．Ｕ４はそれぞれが第３
図に示す回路である。中継段接続となる点をＸ。
Ｙ点とする。Ｕｌ、Ｕ２は入出力側のワイヤード論理演
算回路を示し、これらも第３図に示す回路であり、信号
端子をそれぞれＡ、Ｂとする。最初にＡ＝Ｂ＝“ｌ”、
したがってＸ＝Ｙ−“１”とする。
算回路を示し、これらも第３図に示す回路であり、信号
端子をそれぞれＡ、Ｂとする。最初にＡ＝Ｂ＝“ｌ”、
したがってＸ＝Ｙ−“１”とする。
その後Ａ＝“０”になったときＸ点のワイヤード論理演
算をＵ３とＵ １により行って“０”を得る。
算をＵ３とＵ １により行って“０”を得る。
次にＹ点のワイヤード論理をＵ４とＵ２により行って“
０”を得る。よってＹ点の論理も“０”となって、Ｕ３
の出力はオープン状態から“０”になる。ここでＡ−１
″としてもＵ３の出力が“０”である以上Ｘ点の論理は
再び“ｌ”になることはなく、“０′にロックされたま
まとなる。
０”を得る。よってＹ点の論理も“０”となって、Ｕ３
の出力はオープン状態から“０”になる。ここでＡ−１
″としてもＵ３の出力が“０”である以上Ｘ点の論理は
再び“ｌ”になることはなく、“０′にロックされたま
まとなる。
［問題点を解決するための手段］
前述の問題点を解決するため、本発明が採用した手段は
、第１図に示す構成の回路により論理演算を行うことで
ある。第１図において、１．２はワイヤード論理演算回
路Ｕｌ、Ｕ２．３，４は否定論理和回路Ｕ３．Ｕ４を示
す。否定論理和回路３（Ｕ３）とワイヤード論理和回路
１（Ｕｌ）とを縦続接続し、また同様にＵ２とＵ４とを
縦続接続し、図示するように互いに逆方向に並列接続す
る。
、第１図に示す構成の回路により論理演算を行うことで
ある。第１図において、１．２はワイヤード論理演算回
路Ｕｌ、Ｕ２．３，４は否定論理和回路Ｕ３．Ｕ４を示
す。否定論理和回路３（Ｕ３）とワイヤード論理和回路
１（Ｕｌ）とを縦続接続し、また同様にＵ２とＵ４とを
縦続接続し、図示するように互いに逆方向に並列接続す
る。
即ちＵｌの出力はＵ４の入力とをＸ点で、またＵ２の出
力はＵ３の入力とをＹ点で接続する。Ｘ点とＹ点は信号
入出力端子となる。更に一方のワイヤード論理演算回路
例えばＵｌの入力（Ｘ点）と、出力（Ｘ点）が他方の否
定論理和回路Ｕ４において演算されるように帰還接続を
行う。また同様に他方の回路Ｕ２についても入力ｙ点と
出力Ｙ点がＵ３において演算されるように帰還接続を行
う。
力はＵ３の入力とをＹ点で接続する。Ｘ点とＹ点は信号
入出力端子となる。更に一方のワイヤード論理演算回路
例えばＵｌの入力（Ｘ点）と、出力（Ｘ点）が他方の否
定論理和回路Ｕ４において演算されるように帰還接続を
行う。また同様に他方の回路Ｕ２についても入力ｙ点と
出力Ｙ点がＵ３において演算されるように帰還接続を行
う。
この接続回路は更に他のワイヤード論理演算回路と接続
して使用される。
して使用される。
［作用］
当初に例えばＸ＝Ｙ＝“１”とするとＵ３．Ｕ４共に一
方の入力が“１”となるため、ｘ＝ｙ＝″０″となる。
方の入力が“１”となるため、ｘ＝ｙ＝″０″となる。
ここでＸが“０”となるときＵ４の入力は共に “０”
となってＵ４の出力ｙ点は１″となる。そのためＵ２の
出力は０”となる。Ｙ点が“０”となってＸ点の論理値
がＹ点に伝達される。逆にＸ＝Ｙ＝″１”に続いてＸを
“１”、Ｙを“０”としたとき同様の動作でＸが“０″
となってＹの値が伝達されている。
となってＵ４の出力ｙ点は１″となる。そのためＵ２の
出力は０”となる。Ｙ点が“０”となってＸ点の論理値
がＹ点に伝達される。逆にＸ＝Ｙ＝″１”に続いてＸを
“１”、Ｙを“０”としたとき同様の動作でＸが“０″
となってＹの値が伝達されている。
［実施例］
第２図は本発明の実施例の構成を示し、第１図と同一の
符号は同様のものを示している。第２図において５．６
は他のワイヤード論理演算回路であり、各入力端子をＡ
点、Ｂ点とする。
符号は同様のものを示している。第２図において５．６
は他のワイヤード論理演算回路であり、各入力端子をＡ
点、Ｂ点とする。
当初に例えばＡ＝Ｂ＝“１”とすると、第１図の場合と
同じでｘ＝ｙ＝“０”となる。次にＡ−“０″とすると
Ｘ点が“Ｏ″となる（Ｕｌの出力はこのときオープン状
！３）。Ｕ４の入力は共に０”のためｙ点が１″となる
。Ｕ２の出力は０”となって、Ｙ点においてはＵ２．Ｌ
１６の演算の結果“Ｏ”となる。したがってＸ点の論理
がＹ点に伝達されている。なおこのときＸ点は“′０”
のままでありＵｌの出力はオープン状態である。
同じでｘ＝ｙ＝“０”となる。次にＡ−“０″とすると
Ｘ点が“Ｏ″となる（Ｕｌの出力はこのときオープン状
！３）。Ｕ４の入力は共に０”のためｙ点が１″となる
。Ｕ２の出力は０”となって、Ｙ点においてはＵ２．Ｌ
１６の演算の結果“Ｏ”となる。したがってＸ点の論理
がＹ点に伝達されている。なおこのときＸ点は“′０”
のままでありＵｌの出力はオープン状態である。
次に再びＡ＝”ｌ”とするとＵｌの出力がオープン状態
のためＸ点の論理が“１″となる。Ｕ４の出２力ｙは“
０”となり、Ｕ２の出力がオープン状態となってＹ点が
“１”に戻る。このときもＸ点の論理がＹ点に伝達され
る。
のためＸ点の論理が“１″となる。Ｕ４の出２力ｙは“
０”となり、Ｕ２の出力がオープン状態となってＹ点が
“１”に戻る。このときもＸ点の論理がＹ点に伝達され
る。
なお前記Ａ＝”Ｏ”とした後にＢ−“０”とするとＵ６
の出力が“０”となるが、他の回路状態は変化しない。
の出力が“０”となるが、他の回路状態は変化しない。
この次にＡ＝“１”とすればＸ点は一時的に“１”に、
ｙ点が“０″となる。ここでＵ３の入力が共に“０″と
なるためＸ点が１″となり、Ｕｌの出力が ０″に変わ
りＸ点は“０”に戻る。Ｙ点の論理がＸ点に伝達される
。
ｙ点が“０″となる。ここでＵ３の入力が共に“０″と
なるためＸ点が１″となり、Ｕｌの出力が ０″に変わ
りＸ点は“０”に戻る。Ｙ点の論理がＸ点に伝達される
。
否定論理和回路Ｕ３．Ｕ４は通学の回路で構成すること
で良い。ワイヤード論理演算回路による演算を双方向性
に行うことができるため、第１図の構成回路を論理回路
の中間バッファとして挿入できる。したがって第５図に
示す逆方向接続のワイヤード論理演算回路例えばｘ、ｙ
端子間の部分を第１図Ｘ、 Ｙ端子間の回路とすること
で、クラスタバス状に接続して行くことが容易にできる
。
で良い。ワイヤード論理演算回路による演算を双方向性
に行うことができるため、第１図の構成回路を論理回路
の中間バッファとして挿入できる。したがって第５図に
示す逆方向接続のワイヤード論理演算回路例えばｘ、ｙ
端子間の部分を第１図Ｘ、 Ｙ端子間の回路とすること
で、クラスタバス状に接続して行くことが容易にできる
。
［発明の効果］
このようにして本発明によるとワイヤード論理演算回路
による演算を双方向性に行うことができるため、伝送ハ
スに庫大して好適である。叩ちバス数を減少させること
に効果がある。
による演算を双方向性に行うことができるため、伝送ハ
スに庫大して好適である。叩ちバス数を減少させること
に効果がある。
第１図は本発明の原理的構成を示す図、第２図は本発明
の実施例の構成を示す図、第３図はワイヤード論理回路
の基本回路図、第４図、第５図は第３図について従来の
組み合わせ回路を示す図である。 １．２，５．６−−−ワイヤード論理演算回路３、ｔ−
ｍ＝否定論理和回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 第２図 第３図 第４図
の実施例の構成を示す図、第３図はワイヤード論理回路
の基本回路図、第４図、第５図は第３図について従来の
組み合わせ回路を示す図である。 １．２，５．６−−−ワイヤード論理演算回路３、ｔ−
ｍ＝否定論理和回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 第２図 第３図 第４図
Claims (1)
- 否定論理和回路（３）（４）とワイヤード論理演算回路
（１）（２）とをそれぞれ縦続接続して互いに逆方向に
並列接続した端子（Ｘ）（Ｙ）を信号入出力端子とし、
一方のワイヤード論理演算回路（１）の入力と出力とを
他方の否定論理和回路（３）において演算することを特
徴とする双方向性のワイヤード論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142796A JPS623525A (ja) | 1985-06-29 | 1985-06-29 | 双方向性のワイヤ−ド論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142796A JPS623525A (ja) | 1985-06-29 | 1985-06-29 | 双方向性のワイヤ−ド論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623525A true JPS623525A (ja) | 1987-01-09 |
Family
ID=15323817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142796A Pending JPS623525A (ja) | 1985-06-29 | 1985-06-29 | 双方向性のワイヤ−ド論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7826801B2 (en) | 2006-03-07 | 2010-11-02 | Airpoint | Adaptive forward error corrector and method thereof, and TDD radio repeating apparatus using the same |
-
1985
- 1985-06-29 JP JP60142796A patent/JPS623525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7826801B2 (en) | 2006-03-07 | 2010-11-02 | Airpoint | Adaptive forward error corrector and method thereof, and TDD radio repeating apparatus using the same |
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