JPS623352A - 画像用メモリ装置 - Google Patents
画像用メモリ装置Info
- Publication number
- JPS623352A JPS623352A JP14214485A JP14214485A JPS623352A JP S623352 A JPS623352 A JP S623352A JP 14214485 A JP14214485 A JP 14214485A JP 14214485 A JP14214485 A JP 14214485A JP S623352 A JPS623352 A JP S623352A
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- JP
- Japan
- Prior art keywords
- memory
- image
- memory device
- memory cell
- analog video
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画像処理システムにおいてアナログ画像情報
を一時記憶するために用いられる画像メモリ装置に関す
る。
を一時記憶するために用いられる画像メモリ装置に関す
る。
ｄＲＡＭ等の半導体メモリは高集積化と共に多機能化の
方向に進んでいる。現在では、これまでの汎用ｄＲＡＭ
、ｓＲＡＭ、ＣＣＤなどに代わって画像処理用の専用メ
モリが画像処理装置に使われるようになっている。これ
はｄＲＡＭが、その高集積化と高速化が進むに連れて画
像処理用に必、ｊ 要な高実装密度、低価格、高速動作等の条件を満
；、ｊ プ だすようになったためであるる。
、（第５図は、現在使用されている画像処理専用メ
Ｊ４凸゛ ４゜ そりを用いたシステム構成例である。アナログ映
、；像入力はＲ，Ｇ、Ｂ成分に分けられてそれぞれ
□゛゛“４ Ａ／Ｄ変換回路２２Ｒ，２２ｃ、２２Ｂによりデ
）゛”！。
方向に進んでいる。現在では、これまでの汎用ｄＲＡＭ
、ｓＲＡＭ、ＣＣＤなどに代わって画像処理用の専用メ
モリが画像処理装置に使われるようになっている。これ
はｄＲＡＭが、その高集積化と高速化が進むに連れて画
像処理用に必、ｊ 要な高実装密度、低価格、高速動作等の条件を満
；、ｊ プ だすようになったためであるる。
、（第５図は、現在使用されている画像処理専用メ
Ｊ４凸゛ ４゜ そりを用いたシステム構成例である。アナログ映
、；像入力はＲ，Ｇ、Ｂ成分に分けられてそれぞれ
□゛゛“４ Ａ／Ｄ変換回路２２Ｒ，２２ｃ、２２Ｂによりデ
）゛”！。
□
イジタル化されて画像用メモリ２２Ｒ，２１Ｇ、
・２１Ｂに記憶される。画像用メモリ２１Ｒ１２１
ｃ、２１Ｂは通常のｄＲＡＭであって例えば、それぞれ
ノ個２ｍ個、ｎ個からなり、色表示は、Ｊ＋ｍ＋ｎビッ
ト、即ち全体で２の（Ｉ！＋ｍ＋ｎ）東側の色を区別で
きるようになっている。画像メモリのデータをアナログ
情報出力として取り出すためには、それぞれＤ／Ａ変換
回路 ２３Ｒ１２３Ｇ、２３ＢによりアナログのＲ，Ｇ
、Ｂ信号として、このＲ，Ｇ、Ｂ信号の和として映像出
力が画面上に出ることになる。２４はこのシステムを制
御する制御回路である。
・２１Ｂに記憶される。画像用メモリ２１Ｒ１２１
ｃ、２１Ｂは通常のｄＲＡＭであって例えば、それぞれ
ノ個２ｍ個、ｎ個からなり、色表示は、Ｊ＋ｍ＋ｎビッ
ト、即ち全体で２の（Ｉ！＋ｍ＋ｎ）東側の色を区別で
きるようになっている。画像メモリのデータをアナログ
情報出力として取り出すためには、それぞれＤ／Ａ変換
回路 ２３Ｒ１２３Ｇ、２３ＢによりアナログのＲ，Ｇ
、Ｂ信号として、このＲ，Ｇ、Ｂ信号の和として映像出
力が画面上に出ることになる。２４はこのシステムを制
御する制御回路である。
例えばＲ，Ｇ、Ｂが各４ビツトで１０１２の色表示を行
う場合には、画像メモリ２１Ｒ，２１ｃ。
う場合には、画像メモリ２１Ｒ，２１ｃ。
２１Ｂとしてそれぞれに、第５図のような４個のメモリ
２１１〜２１４を用い、その同一アドレスで選択される
メモリセル、例えば斜線を施したメ。
２１１〜２１４を用い、その同一アドレスで選択される
メモリセル、例えば斜線を施したメ。
モリセル２１５〜２１８により２４に量子化された情報
を記憶する・ この様なシステムで高精度タララフイック画像を表示す
る場合には、少なくとも、ｆｆ＋ｍ＋ｎ−１０個の画像
メモリが必要であり、その他にＡ／Ｄ変換回路及びＤ／
Ａ変換回路を含めると、従来の画像用メモリを用いたの
では十分な実装密度をもって画像処理システムを実現す
ることができない。高密度実装化のためにＡ／Ｄ変換回
路やＤ／Ａ変換回路部をメモリ・チップ上に一体的に集
積すると、チップ・サイズが非常に大きいものとなり、
チップやサイズを小さくしようとするとデザイン・ルー
ルが厳しいものとなり、いずれも実用上問題である。
を記憶する・ この様なシステムで高精度タララフイック画像を表示す
る場合には、少なくとも、ｆｆ＋ｍ＋ｎ−１０個の画像
メモリが必要であり、その他にＡ／Ｄ変換回路及びＤ／
Ａ変換回路を含めると、従来の画像用メモリを用いたの
では十分な実装密度をもって画像処理システムを実現す
ることができない。高密度実装化のためにＡ／Ｄ変換回
路やＤ／Ａ変換回路部をメモリ・チップ上に一体的に集
積すると、チップ・サイズが非常に大きいものとなり、
チップやサイズを小さくしようとするとデザイン・ルー
ルが厳しいものとなり、いずれも実用上問題である。
本発明は上記した点に鑑みなされたもので、従来と同様
のデザイン・ルールを用いて実装密度の飛躍的な向上を
可能とした画像用メモリ装置を提供することを目的とす
る。
のデザイン・ルールを用いて実装密度の飛躍的な向上を
可能とした画像用メモリ装置を提供することを目的とす
る。
本発明は、画像用メモリとして１メモリセルに多ビット
の情報を記憶できる多値論理半導体メモリを用いたこと
を特徴とする。
の情報を記憶できる多値論理半導体メモリを用いたこと
を特徴とする。
本発明によれば、１メモリセルに多ビットの情報記憶を
行うため、従来の画像メモリでは実現できない高実装密
度化が図られる。即ち従来と同程度のビット情報量とす
る場合には、メモリセルアレイのチップ面積は従来より
小さいものでよく、逆に従来と同程度のチップ面積とす
れば、従来より高密度の情報記憶が可能となる。一方、
多値論理データを扱うにはアナログ映像入力を量子化す
る回路及びこれを逆に変換する回路があればよく、従来
のように２値の論理データを扱う場合のような複雑なＡ
／Ｄ変換口路口跡／Ａ変換回路は必要ない。従ってこれ
らの変換回路部分をメモリ・チップに一体化したとして
も、従来のメモリ・チップ面積を増大させることなく、
また厳しいデザイン・ルールを用いることな〈従来と同
程度の情報量を記憶できる画像メモリが得られる。
行うため、従来の画像メモリでは実現できない高実装密
度化が図られる。即ち従来と同程度のビット情報量とす
る場合には、メモリセルアレイのチップ面積は従来より
小さいものでよく、逆に従来と同程度のチップ面積とす
れば、従来より高密度の情報記憶が可能となる。一方、
多値論理データを扱うにはアナログ映像入力を量子化す
る回路及びこれを逆に変換する回路があればよく、従来
のように２値の論理データを扱う場合のような複雑なＡ
／Ｄ変換口路口跡／Ａ変換回路は必要ない。従ってこれ
らの変換回路部分をメモリ・チップに一体化したとして
も、従来のメモリ・チップ面積を増大させることなく、
また厳しいデザイン・ルールを用いることな〈従来と同
程度の情報量を記憶できる画像メモリが得られる。
以下本発明の詳細な説明する。
第１図は一実施例の画像処理システムにおける画像メモ
リ部の構成である。ＩＲ，ｌｃ、ｌａはそれぞれアナロ
グ映像入力のＲ，Ｇ、Ｂ成分を記憶する多値論理半導体
メモリであり、２がその制御回路である。例えばＲ，Ｇ
、Ｂ各４ビットで全体で２１２の色表示を行う画像処理
システムの場合、各多値論理半導体メモリＩＲ，ｌｃ、
ＩＢはそれぞれ、４ビツト／セルの記憶能力をもつもの
とし、そのメモリセル構造は従来のｄＲＡＭと同様の１
トランジスタ／１キャパシタ構造を使用する。
リ部の構成である。ＩＲ，ｌｃ、ｌａはそれぞれアナロ
グ映像入力のＲ，Ｇ、Ｂ成分を記憶する多値論理半導体
メモリであり、２がその制御回路である。例えばＲ，Ｇ
、Ｂ各４ビットで全体で２１２の色表示を行う画像処理
システムの場合、各多値論理半導体メモリＩＲ，ｌｃ、
ＩＢはそれぞれ、４ビツト／セルの記憶能力をもつもの
とし、そのメモリセル構造は従来のｄＲＡＭと同様の１
トランジスタ／１キャパシタ構造を使用する。
第２図は各多値論理半導体メモリＩＲ，ｔｃ。
ＩＢの具体的構成例を示す。１１が例えば４ビツト／セ
ルの多値論理メモリセルアレイであり、１２はアナログ
映像人力を２４値に量子化する変換回路、１３は２４値
をアナログ値に変換する回路であって、これらが１チッ
プ化されている。多値論理メモリセルアレイ１１の例え
ば斜線を施した１メモリセルに２４の多値情報が記憶さ
れる。
ルの多値論理メモリセルアレイであり、１２はアナログ
映像人力を２４値に量子化する変換回路、１３は２４値
をアナログ値に変換する回路であって、これらが１チッ
プ化されている。多値論理メモリセルアレイ１１の例え
ば斜線を施した１メモリセルに２４の多値情報が記憶さ
れる。
従来の画像メモリでのメモリ・キャパシタの容量をＣ５
とすると、本実施例の場合メモリ・キャパシタの容量を
２４ ｃｓとして、メモリセルの電源マージンを従来と
同程度に保つ。このとき、セルの蓄積電荷量と記憶内容
の関係は、電荷＝０を“０”、電荷量Ｃ５Ｖｃ ｃを“
１“、電荷量２ ｃｓ ｖｃ Ｃを“３″、以下同様に
して電荷量１５ＣＳＶＣｃを“Ｅ”、電荷ｆｌ１６ｃｓ
Ｖｃｃを“Ｆ“に対応させる。
とすると、本実施例の場合メモリ・キャパシタの容量を
２４ ｃｓとして、メモリセルの電源マージンを従来と
同程度に保つ。このとき、セルの蓄積電荷量と記憶内容
の関係は、電荷＝０を“０”、電荷量Ｃ５Ｖｃ ｃを“
１“、電荷量２ ｃｓ ｖｃ Ｃを“３″、以下同様に
して電荷量１５ＣＳＶＣｃを“Ｅ”、電荷ｆｌ１６ｃｓ
Ｖｃｃを“Ｆ“に対応させる。
メモリ・キャパシタの容量は、
Ｃ−ε０）（Ｓ／ｌＯＸ
で表わされる。但しεＯｘはキャパシタ絶縁膜の誘電率
、Ｓは面積、ｔＯＸはキャパシタ絶縁膜の膜厚である。
、Ｓは面積、ｔＯＸはキャパシタ絶縁膜の膜厚である。
膜厚ｔＯＸは現在信頼性上限界近くまで小さくなってお
り、容量Ｃを大きくするには、面積Ｓを大きくするしか
ない。しかし平面上で面積を稼ごうとすると、従来型と
比較して本実施例でのメモリ・キャパシタの面積が１６
倍になり、チップ・サイズが非常に大きいものとなる。
り、容量Ｃを大きくするには、面積Ｓを大きくするしか
ない。しかし平面上で面積を稼ごうとすると、従来型と
比較して本実施例でのメモリ・キャパシタの面積が１６
倍になり、チップ・サイズが非常に大きいものとなる。
これを防ぐために本実施例では、メモリ・キャパシタと
して溝掘りキャパシタ構造、即ち半導体基板に溝を掘っ
てその側壁面及び上面を利用したキャノくシタ構造を用
いる。これにより、チップ面積の増大を伴うことなく、
メモリ・キャパシタの容量増大が図られる。
して溝掘りキャパシタ構造、即ち半導体基板に溝を掘っ
てその側壁面及び上面を利用したキャノくシタ構造を用
いる。これにより、チップ面積の増大を伴うことなく、
メモリ・キャパシタの容量増大が図られる。
以上に説明した実施例によれば、画像処理システム全体
の実装密度を大きく向上させ、また安価にすることがで
きる。例えばＲ，Ｇ、Ｇ成分に４ビツトを使用する場合
、従来の画像メモリ構成ではＤＲＡＭチップ面積をＳ＋
、Ａ／Ｄ変換回路及びＤ／Ａ変換回路の面積を８２とす
ると、画像メそり部分の全体の占有面積として １２Ｓ
１＋６Ｓ２が必要であった。これに対して本実施例では
、占有面積が３Ｓ＋〜３Ｓｌ＋６３２となり、従来に比
べて４倍程度の実装密度向上が図られる。
の実装密度を大きく向上させ、また安価にすることがで
きる。例えばＲ，Ｇ、Ｇ成分に４ビツトを使用する場合
、従来の画像メモリ構成ではＤＲＡＭチップ面積をＳ＋
、Ａ／Ｄ変換回路及びＤ／Ａ変換回路の面積を８２とす
ると、画像メそり部分の全体の占有面積として １２Ｓ
１＋６Ｓ２が必要であった。これに対して本実施例では
、占有面積が３Ｓ＋〜３Ｓｌ＋６３２となり、従来に比
べて４倍程度の実装密度向上が図られる。
また溝掘りキャパシタを利用した多値論理メモリセルの
技術進歩から考えて、その価格はチップ面積に比例する
と考えられる。そうすると、メモリセルアレイ部分とそ
の前後の変換回路部分の価格が同程度と仮定すれば、従
来の画像メモリ部分は１８ユニツトの価格になるのに対
し、本実施例では９ユニツトの価格となり、およそ半分
にコス 。
技術進歩から考えて、その価格はチップ面積に比例する
と考えられる。そうすると、メモリセルアレイ部分とそ
の前後の変換回路部分の価格が同程度と仮定すれば、従
来の画像メモリ部分は１８ユニツトの価格になるのに対
し、本実施例では９ユニツトの価格となり、およそ半分
にコス 。
トダウンすることができる。
：′また実施例で述べたように、２４値とディジタ
ル値との変換が必要ないので、それだけ変換部分のパタ
ーン面積が小さくなり、これは実装密度の向上、コスト
ダウンにつながり、またデータ変換の高速化及び変換機
能の簡略化による歩留り向上が図られる。
：′また実施例で述べたように、２４値とディジタ
ル値との変換が必要ないので、それだけ変換部分のパタ
ーン面積が小さくなり、これは実装密度の向上、コスト
ダウンにつながり、またデータ変換の高速化及び変換機
能の簡略化による歩留り向上が図られる。
なお本発明は上記実施例に限られない。例えば第３図に
示すように、アナログ値と多値論理データの間の変換回
路１２．１３部分を多値論理半導体メモリＩＲとは別チ
ップとしてもよい。また第４図に示すように、入力部分
は多値論理に変換する回路を設けず、アナログ映像入力
をメモリセルに書込むに必要なレベルに変換するアナロ
グ−アナログ変換回路１２′を用いて、メモリセルには
アナログ値で書込むようにしてもよい。この場合書き込
まれたアナログ値は、メモリのリフレッシュ時に量子化
されることになる。
示すように、アナログ値と多値論理データの間の変換回
路１２．１３部分を多値論理半導体メモリＩＲとは別チ
ップとしてもよい。また第４図に示すように、入力部分
は多値論理に変換する回路を設けず、アナログ映像入力
をメモリセルに書込むに必要なレベルに変換するアナロ
グ−アナログ変換回路１２′を用いて、メモリセルには
アナログ値で書込むようにしてもよい。この場合書き込
まれたアナログ値は、メモリのリフレッシュ時に量子化
されることになる。
その他車発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
第１図は本発明の一実施例の画像用メモリの構 ９
．・成を示す図、第２図はその多値論理半導体メモリ
□）ｌ。 の構成例を示す図、第３図及び第４図は他の実施
′：゛例の画像用メモリの要部を第２図に対応させて示
パす図、第５図及び第６図は従来の画像用メモリ
の −４・、′ 〜 構成を示す図である。
。 ＩＲ，ｉｃ、ＩＢ・・・多値論理半導体メモリ、
：そ：） ２・・・制御回路、１１・・・多値論理メモリセルアレ
イ、 。 ′、： １２・・・アナログ値−２４値変換回路、１３・・・２
４ 、：’（Ｊ値−アナログ値変換回路。
、１゜“、 □ へ 覧 ミ 出願人代理人 弁理士 鈴江武彦 パ、 ミ ′ｊ ・、） ６′□ □ ず； こ 【 第１図 トド［１へＶ−月々
．・成を示す図、第２図はその多値論理半導体メモリ
□）ｌ。 の構成例を示す図、第３図及び第４図は他の実施
′：゛例の画像用メモリの要部を第２図に対応させて示
パす図、第５図及び第６図は従来の画像用メモリ
の −４・、′ 〜 構成を示す図である。
。 ＩＲ，ｉｃ、ＩＢ・・・多値論理半導体メモリ、
：そ：） ２・・・制御回路、１１・・・多値論理メモリセルアレ
イ、 。 ′、： １２・・・アナログ値−２４値変換回路、１３・・・２
４ 、：’（Ｊ値−アナログ値変換回路。
、１゜“、 □ へ 覧 ミ 出願人代理人 弁理士 鈴江武彦 パ、 ミ ′ｊ ・、） ６′□ □ ず； こ 【 第１図 トド［１へＶ−月々
Claims (3)
- （１）アナログ映像入力を一時記憶し、これを読み出し
て画面上に表示する画像処理システムに用いられる画像
用メモリ装置であって、１メモリセルに３値以上の多値
情報を記憶できる多値論理半導体メモリを用いたことを
特徴とする画像用メモリ装置。 - （２）前記多値論理半導体メモリは、メモリセルアレイ
と、アナログ映像入力を多値論理情報に変換する変換回
路及び多値論理情報をアナログ映像出力に変換する変換
回路を１チップ内に集積したものである特許請求の範囲
第１項記載の画像用メモリ装置。 - （３）メモリセルは１トランジスタ／１キャパシタ構造
を有し、キャパシタは半導体基板に溝を掘ってその側壁
面及び上面を利用して形成されたものである特許請求の
範囲第１項記載の画像用メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14214485A JPS623352A (ja) | 1985-06-28 | 1985-06-28 | 画像用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14214485A JPS623352A (ja) | 1985-06-28 | 1985-06-28 | 画像用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623352A true JPS623352A (ja) | 1987-01-09 |
Family
ID=15308384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14214485A Pending JPS623352A (ja) | 1985-06-28 | 1985-06-28 | 画像用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185640A (ja) * | 1985-02-13 | 1986-08-19 | Japan Electronic Control Syst Co Ltd | 内燃機関における電磁式燃料噴射弁の駆動電流制御装置 |
-
1985
- 1985-06-28 JP JP14214485A patent/JPS623352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185640A (ja) * | 1985-02-13 | 1986-08-19 | Japan Electronic Control Syst Co Ltd | 内燃機関における電磁式燃料噴射弁の駆動電流制御装置 |
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