JPS6230367A - 折り返しビツト線型１トランジスタメモリ - Google Patents
折り返しビツト線型１トランジスタメモリInfo
- Publication number
- JPS6230367A JPS6230367A JP60168879A JP16887985A JPS6230367A JP S6230367 A JPS6230367 A JP S6230367A JP 60168879 A JP60168879 A JP 60168879A JP 16887985 A JP16887985 A JP 16887985A JP S6230367 A JPS6230367 A JP S6230367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- memory cell
- bit
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本ｆｆｉ 明は、ｌトランジスタメモリに関し、特に、
折り返しビット線型ｌトランジスタメモリに関する。
折り返しビット線型ｌトランジスタメモリに関する。
ｌトランジスタメモリは微細化により大容埴化が進めら
れている。１トランジスタメモリのうち、折り返しビッ
ト線型は雑音特性が優れているので、 ２５６にビット
メモリ以上の大容敬メモリに多く使用されている。
れている。１トランジスタメモリのうち、折り返しビッ
ト線型は雑音特性が優れているので、 ２５６にビット
メモリ以上の大容敬メモリに多く使用されている。
スタメモリのメモリセルアレイとその周辺回路を示す図
である。ここで、 ＭＣは第４図に示すメモリセル、Ｗ
はワード線、ＲＩＩは外部アドレス入力より１つのワー
ドＶｊｗを選択駆動する行デコーダ、Ｙは列アドレス線
、ＣＤは外部アドレス人力より１つの列アドレス線を選
択駆動する列デコーダ、Ｂ。
である。ここで、 ＭＣは第４図に示すメモリセル、Ｗ
はワード線、ＲＩＩは外部アドレス入力より１つのワー
ドＶｊｗを選択駆動する行デコーダ、Ｙは列アドレス線
、ＣＤは外部アドレス人力より１つの列アドレス線を選
択駆動する列デコーダ、Ｂ。
増幅するセンスアンプ、Ｔｏ、１０は増幅されたビット
ｖｊＢ、Ｂの信号を外部への出力回路へ伝達、および外
部からの入力データをビット線Ｂ、Ｂへ伝達する■０パ
スである。
ｖｊＢ、Ｂの信号を外部への出力回路へ伝達、および外
部からの入力データをビット線Ｂ、Ｂへ伝達する■０パ
スである。
第５図（１）はそれぞれメモリセルＭＣ２ビツト分のレ
イアウトの上面図、第５図（２）はそのＡ−Ａ断面図の
例である。
イアウトの上面図、第５図（２）はそのＡ−Ａ断面図の
例である。
ここで、８１ 、 ＢｌはセンスアンプＳＡに接続され
たビット線Ｂ、Ｈの組を形成する配線層、Ｊはトランジ
スタのドレインを形成する拡散層、Ｃはビー２１・￥ｊ
Ｂ 、Ｂとトランジスタのドレインを接続するコンタク
ｌ−，Ｐｌはキャパシタの一方の電極を形成ｔス：バ１
層［１のタ、衷（１す、・ソＩＩ １ソ −１！斗ワー
ド軸か形成する第２層目の多結晶シリコン、Ｓはウェハ
ー基板、Ｃｖは絶縁酸化膜、Ｑはトランジスタのゲート
、ＣＡはキャパシタ部である。
たビット線Ｂ、Ｈの組を形成する配線層、Ｊはトランジ
スタのドレインを形成する拡散層、Ｃはビー２１・￥ｊ
Ｂ 、Ｂとトランジスタのドレインを接続するコンタク
ｌ−，Ｐｌはキャパシタの一方の電極を形成ｔス：バ１
層［１のタ、衷（１す、・ソＩＩ １ソ −１！斗ワー
ド軸か形成する第２層目の多結晶シリコン、Ｓはウェハ
ー基板、Ｃｖは絶縁酸化膜、Ｑはトランジスタのゲート
、ＣＡはキャパシタ部である。
′：ｆＳＳ図の例でば２つのメモリセルＭＣが２つのコ
ンタクトＣを共有し、ビット線Ｂ、Ｈには、２つおきに
、メモリセル肛が接続されることになる。
ンタクトＣを共有し、ビット線Ｂ、Ｈには、２つおきに
、メモリセル肛が接続されることになる。
大容罎化のためにはメモリセルＭＣを小型化する必要が
ある。メモリセルＭＣの内、キャパシタＣＡは、パター
ンの微細化でなく、他方法でも、例えば高ａＡ ’、１
ｆ率材料、溝容量等を使用することにより、小。
ある。メモリセルＭＣの内、キャパシタＣＡは、パター
ンの微細化でなく、他方法でも、例えば高ａＡ ’、１
ｆ率材料、溝容量等を使用することにより、小。
型化できる。その場合、他の部分は小型化できないため
、他の部分、特にビット線Ｂ、Ｂがメモリ。
、他の部分、特にビット線Ｂ、Ｂがメモリ。
セル肛の大きさを制限して、キャパシタＯＡの小型化を
した効果が得られない場合も存在する。なぜなら、ビッ
ト線Ｂ、Ｂは、他のパターンの１：層に存在し、ビット
線Ｂ、Ｈの２本を１つのメモリセルＭＣのピッチ上に形
成する必要があるからである。
した効果が得られない場合も存在する。なぜなら、ビッ
ト線Ｂ、Ｂは、他のパターンの１：層に存在し、ビット
線Ｂ、Ｈの２本を１つのメモリセルＭＣのピッチ上に形
成する必要があるからである。
４二述した従来の折り返しビット線型ｌトランジスタメ
モリでは、微細化以外の方法でキャパシタを小型化して
も、ビット線がメモリセルを制限するようになり、メモ
リセルの小型化を妨げるという欠点がある。
モリでは、微細化以外の方法でキャパシタを小型化して
も、ビット線がメモリセルを制限するようになり、メモ
リセルの小型化を妨げるという欠点がある。
本発明の折り返しビット線型１トランジスタメモリは、
メモリセルアレイ上のメモリセルと接続される区間では
下層、接続されない区間では上層の配線で形成されたビ
ット線を有している。
メモリセルアレイ上のメモリセルと接続される区間では
下層、接続されない区間では上層の配線で形成されたビ
ット線を有している。
したがって、メモリセルのキャパシタが微少化以外の方
法で縮少化されても、センスアンプに接続す′るビット
線の組は重ねて形成できるため。
法で縮少化されても、センスアンプに接続す′るビット
線の組は重ねて形成できるため。
ビット線によるメモリセルの制限はなくなり、メモリセ
ルの小型化が可能となる。
ルの小型化が可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（１）は本発明の折り返しビット線型ｌトランジ
スタメモリの一実施例のメモリセル２ビツトの−に面図
、第１図（２）は第１図（１）のＡ−Ａ断面図、第２図
は第１図のメモＩ！セルの配置図である。
スタメモリの一実施例のメモリセル２ビツトの−に面図
、第１図（２）は第１図（１）のＡ−Ａ断面図、第２図
は第１図のメモＩ！セルの配置図である。
ビット線Ｂに接続されるメモリセル肛はセンスアンプＳ
Ａ側に、ビット線Ｂに接続されるメモリセル朕は下側に
集めたことを第２図は示している。
Ａ側に、ビット線Ｂに接続されるメモリセル朕は下側に
集めたことを第２図は示している。
第１図において、ＰＩはキャパシタの一方の電極を形成
する第１層目の多結晶シリコン、Ｊはトランジスタのド
レインを形成する拡散層、８１はセンスアンプＳＡに接
続する一方のビット！！ｉｔＢを形成する第１層目の配
線層、Ｃは第１の配線層８１と拡散層Ｊのコンタクト、
Ｓはウェハー基板、旧はワード線を形成する第２層目の
多結晶シリコン、Ｃｖは層 ノ間絶縁膜、Ｑはトランジ
スタのゲート部、ＣＡはキャパシタ部、Ｂ１は他方のビ
ット線Ｂを形成する第２層目の配線層である。
する第１層目の多結晶シリコン、Ｊはトランジスタのド
レインを形成する拡散層、８１はセンスアンプＳＡに接
続する一方のビット！！ｉｔＢを形成する第１層目の配
線層、Ｃは第１の配線層８１と拡散層Ｊのコンタクト、
Ｓはウェハー基板、旧はワード線を形成する第２層目の
多結晶シリコン、Ｃｖは層 ノ間絶縁膜、Ｑはトランジ
スタのゲート部、ＣＡはキャパシタ部、Ｂ１は他方のビ
ット線Ｂを形成する第２層目の配線層である。
この例ではセンスアンプＳＡに近い半分は、ピッｌ−線
Ｂが第１層目Ｂ１、ビｙ トｍ Ｂが第１層目の配線層
重で形成され、センスアンプＳＡに遠い半分では、 ピッ］・線Ｂが第１層目Ｂ１、ビット線Ｂが第２層目の
配線層Ｂ１で形成されることになる。
Ｂが第１層目Ｂ１、ビｙ トｍ Ｂが第１層目の配線層
重で形成され、センスアンプＳＡに遠い半分では、 ピッ］・線Ｂが第１層目Ｂ１、ビット線Ｂが第２層目の
配線層Ｂ１で形成されることになる。
以１−説明したように本発明は、ビット線を多層配線で
形成し、セルアレイヒでメモリセルと接続する区間では
下層、接続しない区間では上層の配線を使用することに
より、メモリセルのキャパシタが微少化以外の方法で縮
少化されても、センスアンプに接続するビット線の組は
重ねて形成できるため、ビア）線によるメモリセルの制
限はなくなり、メモリセルの小型化が可能となる効果が
ある。
形成し、セルアレイヒでメモリセルと接続する区間では
下層、接続しない区間では上層の配線を使用することに
より、メモリセルのキャパシタが微少化以外の方法で縮
少化されても、センスアンプに接続するビット線の組は
重ねて形成できるため、ビア）線によるメモリセルの制
限はなくなり、メモリセルの小型化が可能となる効果が
ある。
第１図（＋）は本発明の折り返しビット線型ｌトランジ
スタメモリの一実施例のメモリセルのＬ面図、第１図（
２）は第１図（１）のＡ−Ａ断面図、第２図は第１図の
メモリセルの配置図、第３図は折り返しビット線型ｌト
ランジスタメモリの従来例のメモリセルアレイとその周
辺回路を示す図、第４図は第３図のメモリセルの回路図
、第５図（１）は第４図のメモリセルのに面図、第５図
（２）はそのＡ−Ａ断面図である。 Ｓ・・・ウェハー基板、 Ｊ・・・拡散層、 Ｐｌ・・・キャパシタの一方の電極を形成する第１層１
１の多結晶シリコン、 讐１・・・ワード線を形成する第２層目の多結晶シリコ
ン、 Ｂ１・・・一方のビット線を形成する第１層目の配線層
。 Ｂ１・・・他方のビット線を形成する第２層目の配線”
層、 ＣＶ・・・層ｕ■絶縁膜、 Ｃ・・・拡散層Ｊと配線層Ｂｌのコンタクト、Ｑ・・・
トランジスタのゲート部、 ＣＡ・・・キャパシタ、 ＳＡ・・・センスアンプ、 Ｂ、Ｂ・・・センスアンプＳＡに接続されたビット線の
組、 ＭＣ・・・メモリセル。 （２ン 第１図 第２図 Ｍ≦３図 第５図
スタメモリの一実施例のメモリセルのＬ面図、第１図（
２）は第１図（１）のＡ−Ａ断面図、第２図は第１図の
メモリセルの配置図、第３図は折り返しビット線型ｌト
ランジスタメモリの従来例のメモリセルアレイとその周
辺回路を示す図、第４図は第３図のメモリセルの回路図
、第５図（１）は第４図のメモリセルのに面図、第５図
（２）はそのＡ−Ａ断面図である。 Ｓ・・・ウェハー基板、 Ｊ・・・拡散層、 Ｐｌ・・・キャパシタの一方の電極を形成する第１層１
１の多結晶シリコン、 讐１・・・ワード線を形成する第２層目の多結晶シリコ
ン、 Ｂ１・・・一方のビット線を形成する第１層目の配線層
。 Ｂ１・・・他方のビット線を形成する第２層目の配線”
層、 ＣＶ・・・層ｕ■絶縁膜、 Ｃ・・・拡散層Ｊと配線層Ｂｌのコンタクト、Ｑ・・・
トランジスタのゲート部、 ＣＡ・・・キャパシタ、 ＳＡ・・・センスアンプ、 Ｂ、Ｂ・・・センスアンプＳＡに接続されたビット線の
組、 ＭＣ・・・メモリセル。 （２ン 第１図 第２図 Ｍ≦３図 第５図
Claims (1)
- メモリセルアレイ上のメモリセルと接続される区間まで
は下層、接続されない区間では上層の配線で形成された
ビット線を有することを特徴とする折り返しビット線型
１トランジスタメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168879A JPS6230367A (ja) | 1985-07-31 | 1985-07-31 | 折り返しビツト線型１トランジスタメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168879A JPS6230367A (ja) | 1985-07-31 | 1985-07-31 | 折り返しビツト線型１トランジスタメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230367A true JPS6230367A (ja) | 1987-02-09 |
Family
ID=15876253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168879A Pending JPS6230367A (ja) | 1985-07-31 | 1985-07-31 | 折り返しビツト線型１トランジスタメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160021A (en) * | 1981-03-19 | 1982-10-02 | Ishida Scales Mfg Co Ltd | Automatic weighing device |
-
1985
- 1985-07-31 JP JP60168879A patent/JPS6230367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160021A (en) * | 1981-03-19 | 1982-10-02 | Ishida Scales Mfg Co Ltd | Automatic weighing device |
| JPH0156691B2 (ja) * | 1981-03-19 | 1989-12-01 | Ishida Scale Mfg Co Ltd |
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