JPS62298999A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62298999A JPS62298999A JP61141928A JP14192886A JPS62298999A JP S62298999 A JPS62298999 A JP S62298999A JP 61141928 A JP61141928 A JP 61141928A JP 14192886 A JP14192886 A JP 14192886A JP S62298999 A JPS62298999 A JP S62298999A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000002347 injection Methods 0.000 claims abstract description 15
- 239000007924 injection Substances 0.000 claims abstract description 15
- 239000002784 hot electron Substances 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
産業上の利用分野
本発明は、閾値電圧の変動によシ情報を記録する半導体
記憶装置に関するものである。
記憶装置に関するものである。
従来の技術
従来、閾値電圧の変動を利用した半導体記憶装置として
は、E P ROM (Erasable andPr
ogramable Read 0nly Memor
y)等に用いられる第4図に示した様な制御ゲート1と
基板2との間に浮遊ゲート3を有したいわゆる浮遊ゲー
ト型MOSFETがある。これらの素子は、ホット・エ
レクトロン注入やトンネル注入によりこの電荷蓄積層に
電荷を注入・捕獲することにより、閾値電圧を変動させ
情報を記録する。したがって書き込まれた情報は、閾値
電圧の大小あるいは、閾値電圧変動の有無に置き換えて
記憶される。
は、E P ROM (Erasable andPr
ogramable Read 0nly Memor
y)等に用いられる第4図に示した様な制御ゲート1と
基板2との間に浮遊ゲート3を有したいわゆる浮遊ゲー
ト型MOSFETがある。これらの素子は、ホット・エ
レクトロン注入やトンネル注入によりこの電荷蓄積層に
電荷を注入・捕獲することにより、閾値電圧を変動させ
情報を記録する。したがって書き込まれた情報は、閾値
電圧の大小あるいは、閾値電圧変動の有無に置き換えて
記憶される。
発明が解決しようとする問題点
以上述べたように、従来の閾値電圧の変動を利用した半
導体記憶装置では、情報の記録を閾値電圧変動の有無等
に置き換えて記憶させるため1素子当た!l11ビット
の情報量しか記憶させることができないといった問題が
あった。
導体記憶装置では、情報の記録を閾値電圧変動の有無等
に置き換えて記憶させるため1素子当た!l11ビット
の情報量しか記憶させることができないといった問題が
あった。
本発明は、かかる点を解決するためになされたもので1
素子当たりの情報の記録量を複数ビノト以上とする大容
量高密度記憶装置を実現することを目的としている。
素子当たりの情報の記録量を複数ビノト以上とする大容
量高密度記憶装置を実現することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決する為、電荷注入素子と記
録素子とを分けることにより電荷蓄積層への電荷の注入
量を制御よくコントロールし記憶素子の閾値電圧または
電流駆動能力を任意の値に設定する回路と、この閾値電
圧または電流駆動能力の変動量を読み取る回路とを備え
従来の単に閾値電圧の変動の有無による記憶法に替えて
閾値電圧または電流駆動能力の変動量として情報を記録
することにより、1素子当たりの情報の記録量を複数ビ
ット以上とする大容量高密度記憶装置を可能とするもの
である。
録素子とを分けることにより電荷蓄積層への電荷の注入
量を制御よくコントロールし記憶素子の閾値電圧または
電流駆動能力を任意の値に設定する回路と、この閾値電
圧または電流駆動能力の変動量を読み取る回路とを備え
従来の単に閾値電圧の変動の有無による記憶法に替えて
閾値電圧または電流駆動能力の変動量として情報を記録
することにより、1素子当たりの情報の記録量を複数ビ
ット以上とする大容量高密度記憶装置を可能とするもの
である。
作用
本発明は、上記した構成により、電荷蓄積層への電荷注
入量を制御しMOSFETの閾値電圧または電流駆動能
力を任意の値に変化させその値および変動量により情報
を記録する。このため、従来性なわれていた閾値電圧変
動の有無による記録に比べ1素子当たりに記録できる情
報の量が格段に増大する。例えば、閾値電圧変動を1o
omvおきに認識できる様に注入量制御回路および読み
取り回路を設計すれば変動幅1.6vで1素子4bit
の記憶が可能となる。
入量を制御しMOSFETの閾値電圧または電流駆動能
力を任意の値に変化させその値および変動量により情報
を記録する。このため、従来性なわれていた閾値電圧変
動の有無による記録に比べ1素子当たりに記録できる情
報の量が格段に増大する。例えば、閾値電圧変動を1o
omvおきに認識できる様に注入量制御回路および読み
取り回路を設計すれば変動幅1.6vで1素子4bit
の記憶が可能となる。
実施例
本発明て係る実施例を第1図を用いて説明する。
思
7は記憶素子すなわち記憶浮遊ゲート型MO3FETで
、電荷注入素子すなわちホット・キャリア注入用浮遊ゲ
ー)MO8FXT10とソース及び浮遊ゲート2oで接
続されている。11は電流電圧変換器、12は演算増幅
器、13は比較器である。
、電荷注入素子すなわちホット・キャリア注入用浮遊ゲ
ー)MO8FXT10とソース及び浮遊ゲート2oで接
続されている。11は電流電圧変換器、12は演算増幅
器、13は比較器である。
ホットキャリア注入用素子10にはトランスファーケー
トスウィチ9を通しホットエレクトロン注入可能なドレ
イン電圧(たとえば21v)が加わっている。この状態
で浮遊ゲート型MO3FET10の浮遊ゲートには、チ
ャンネルを流れるドレイン電流が、ドレイン接合近傍の
高電界領域で加速されホットエレクトロンとなりゲート
酸化膜を通し注入される。これにより浮遊ゲートどうし
が電気的につながった記憶用浮遊ゲート型MO3FΣT
のI−V特性は、第2図に示す様にその特性がゲート電
圧軸方向に平行移動する(つまり、閾値電圧が変化する
)。ゲート端子16には、常にMOSFET了に一定の
ドレイン電流が流れる様に演算増幅器12により制御さ
れた電圧がかけられる為、この電圧も浮遊ゲート注入さ
れた電荷量にみあっただけ変化する。このゲート電圧を
記憶したい情報に相当する電圧(端子18に加えられた
電圧)になるまで比較器13により、モニターしつつホ
ットエレクトロン注入を続は所定の電圧にゲート端子1
6の電圧がなかったことを比較器13で検知しトランス
ファーゲートをoffシ浮遊ゲート型MO5FXT1o
のゲート、ドレイン端子への印加を終了すれば記憶した
い情報に相当する閾値電圧を有するMOSFETが得ら
れる。
トスウィチ9を通しホットエレクトロン注入可能なドレ
イン電圧(たとえば21v)が加わっている。この状態
で浮遊ゲート型MO3FET10の浮遊ゲートには、チ
ャンネルを流れるドレイン電流が、ドレイン接合近傍の
高電界領域で加速されホットエレクトロンとなりゲート
酸化膜を通し注入される。これにより浮遊ゲートどうし
が電気的につながった記憶用浮遊ゲート型MO3FΣT
のI−V特性は、第2図に示す様にその特性がゲート電
圧軸方向に平行移動する(つまり、閾値電圧が変化する
)。ゲート端子16には、常にMOSFET了に一定の
ドレイン電流が流れる様に演算増幅器12により制御さ
れた電圧がかけられる為、この電圧も浮遊ゲート注入さ
れた電荷量にみあっただけ変化する。このゲート電圧を
記憶したい情報に相当する電圧(端子18に加えられた
電圧)になるまで比較器13により、モニターしつつホ
ットエレクトロン注入を続は所定の電圧にゲート端子1
6の電圧がなかったことを比較器13で検知しトランス
ファーゲートをoffシ浮遊ゲート型MO5FXT1o
のゲート、ドレイン端子への印加を終了すれば記憶した
い情報に相当する閾値電圧を有するMOSFETが得ら
れる。
また、読み出しするときは、ゲートにドレイン電流が所
定の値になるように電圧を印加し、その時のゲート電圧
を読み取り時の閾値電圧とする。
定の値になるように電圧を印加し、その時のゲート電圧
を読み取り時の閾値電圧とする。
以上、特許請求の範囲第1項に係わる実施例について述
べた。
べた。
次に特許請求の範囲第2項に係わる実施例を第3図に従
って説明する。前述の実施例は、閾値電圧の値を変化さ
せる事により情報の記録を行なったものであったが、本
実施例では、ゲート電極16にある電圧を印加した時に
流れるドレイン電流量により情報の記録を行なおうとす
るものである。書き込み、読み出しは、前述の実施例が
一定ドレイン電流で行なわれるのに対し、本実施例では
、一定ゲート電圧下のドレイン電流量で行なう点が異な
り、前述の実施例に比べ回路構成が簡単になる。
って説明する。前述の実施例は、閾値電圧の値を変化さ
せる事により情報の記録を行なったものであったが、本
実施例では、ゲート電極16にある電圧を印加した時に
流れるドレイン電流量により情報の記録を行なおうとす
るものである。書き込み、読み出しは、前述の実施例が
一定ドレイン電流で行なわれるのに対し、本実施例では
、一定ゲート電圧下のドレイン電流量で行なう点が異な
り、前述の実施例に比べ回路構成が簡単になる。
また、読み出しにおいて、閾値電圧や電流駆動能力の変
動量を求める際に記憶素子として用いた素子で同形状の
素子を比較用素子とし、この素子の特性との差によりそ
れぞれの変動量を求めることにより温度変化等の影響を
受けにくい記憶装置とする事ができる。
動量を求める際に記憶素子として用いた素子で同形状の
素子を比較用素子とし、この素子の特性との差によりそ
れぞれの変動量を求めることにより温度変化等の影響を
受けにくい記憶装置とする事ができる。
発明の効果
以上述べた様に、本発明によれば、情報をMOSFET
の閾値電圧の変動量あるいは電流駆動能力の変化量にお
きかえて記録する為、アナログ情報をそのまま記録また
は、デジタル情報であれば1素子当たり複数ピット記録
ができる。電荷注入素子と記憶素子を分けたことにより
書き込み時及び読み出し時に同じドレイン電圧を用いる
事ができる。また電荷注入素子と記憶素子が異なるため
注入による記録素子特性の劣化(たとえば界面準位発生
によるgmの劣化等)が無視できる。
の閾値電圧の変動量あるいは電流駆動能力の変化量にお
きかえて記録する為、アナログ情報をそのまま記録また
は、デジタル情報であれば1素子当たり複数ピット記録
ができる。電荷注入素子と記憶素子を分けたことにより
書き込み時及び読み出し時に同じドレイン電圧を用いる
事ができる。また電荷注入素子と記憶素子が異なるため
注入による記録素子特性の劣化(たとえば界面準位発生
によるgmの劣化等)が無視できる。
したがって同一素子で注入・記録する場合に比べより正
確な閾値電圧制御が可能となる。
確な閾値電圧制御が可能となる。
第1図は本発明の一実施例の半導体記憶装置の構成図、
第2図は浮遊ゲート型MO5FKTのホットエレクトロ
ン注入による特性変動を示す図、第3図は別の実施例を
示す為の半導体記憶装置の構成図、第4図は従来例を説
明する為の半導体記憶装置の一部概略断面図である。 7.10・・・・・・浮遊ゲート型MOSFET、9・
・・・・・トランスファーゲート、11・・・・・・電
流電圧変換器、12・・・・・・演算増幅器、13・・
・・・・比較器。
第2図は浮遊ゲート型MO5FKTのホットエレクトロ
ン注入による特性変動を示す図、第3図は別の実施例を
示す為の半導体記憶装置の構成図、第4図は従来例を説
明する為の半導体記憶装置の一部概略断面図である。 7.10・・・・・・浮遊ゲート型MOSFET、9・
・・・・・トランスファーゲート、11・・・・・・電
流電圧変換器、12・・・・・・演算増幅器、13・・
・・・・比較器。
Claims (2)
- (1)浮遊ゲート型MOSFETの浮遊ゲートへ電荷を
注入・蓄積することによって閾値電圧を変化させ情報を
記録する半導体記憶装置において、記憶素子と電荷注入
素子とを別に設け、注入電荷を制御し前記記憶素子の閾
値電圧を任意の値に設定する回路とこの閾値電圧または
その変動量を読み取る回路とを備えたことを特徴とする
半導体記憶装置。 - (2)記憶素子の電流駆動能力を任意の値に設定する回
路とこの電流駆動能力または、その変動量を読み取る回
路とを備えたことを特徴とする特許請求の範囲第1項記
載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14192886A JPH0782755B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14192886A JPH0782755B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62298999A true JPS62298999A (ja) | 1987-12-26 |
JPH0782755B2 JPH0782755B2 (ja) | 1995-09-06 |
Family
ID=15303411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14192886A Expired - Lifetime JPH0782755B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0782755B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6126999A (ja) * | 1984-07-14 | 1986-02-06 | Ricoh Co Ltd | リ−ドオンリ−メモリ |
JPS61113194A (ja) * | 1984-11-06 | 1986-05-31 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-06-18 JP JP14192886A patent/JPH0782755B2/ja not_active Expired - Lifetime
Patent Citations (2)
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JPS6126999A (ja) * | 1984-07-14 | 1986-02-06 | Ricoh Co Ltd | リ−ドオンリ−メモリ |
JPS61113194A (ja) * | 1984-11-06 | 1986-05-31 | Nec Corp | 半導体集積回路装置 |
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US6226198B1 (en) | 1995-01-31 | 2001-05-01 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
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US6751120B2 (en) | 1995-01-31 | 2004-06-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
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US6829163B2 (en) | 1995-01-31 | 2004-12-07 | Hitachi, Ltd. | Clock synchronized nonvolatile memory device |
US6847549B2 (en) | 1995-01-31 | 2005-01-25 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6868006B2 (en) | 1995-01-31 | 2005-03-15 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6768672B2 (en) | 1995-01-31 | 2004-07-27 | Renesas Technology Corp. | Clock Synchronized Non-Volatile Memory Device |
US6912156B2 (en) | 1995-01-31 | 2005-06-28 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6965525B2 (en) | 1995-01-31 | 2005-11-15 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US7324375B2 (en) | 1995-01-31 | 2008-01-29 | Solid State Storage Solutions, Llc | Multi-bits storage memory |
US7161830B2 (en) | 1995-01-31 | 2007-01-09 | Renesas Technology Corp. | Clock synchronized nonvolatile memory device |
US6757194B2 (en) | 1995-01-31 | 2004-06-29 | Renesas Technology Corp. | Clock synchronized non-volatile memory device |
US6396736B1 (en) | 1996-05-01 | 2002-05-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US7245532B2 (en) | 1996-05-01 | 2007-07-17 | Renesas Technology Corporation | Nonvolatile semiconductor memory device which stores multi-value information |
US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US6771537B2 (en) | 1996-05-01 | 2004-08-03 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
US7394697B2 (en) | 1996-05-01 | 2008-07-01 | Renesas Technology Corp. | Nonvolatile semiconductor memory device which stores multi-value information |
US6181603B1 (en) | 1996-05-01 | 2001-01-30 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having plural memory cells which store multi-value information |
Also Published As
Publication number | Publication date |
---|---|
JPH0782755B2 (ja) | 1995-09-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |