JPS62295447A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は、ラティラルＰＮＰ　トランジスタ（以下ＬＰ
ＮＰと略記する）を用いた定電流回路に関する。

まず、第１図において従来法による回路構成を示す。図
においてベースが共通接続されたＬＰＮＰＱ１〜Ｑ３の
各々のエミッタを共通端子Ｔ１に接続り、ＮＰＮ）９ン
ジスタＱ４のコレクタをＱｔのコレクタとペースと相互
接続し、Ｑ４のエミ、りが抵抗Ｒ１を介して接地される
。Ｑ４のペースがＱ２のコレクタとダイオードＤ１のア
ノードと相互接続され、ＱｓのコレクタとベースとＤｌ
のカソードを相互接続する。さらに、Ｑｓのコレクタと
Ｑｏのコレクタが各々定電流出力端とし、Ｑ４のコレク
タには本定電流源を起動するための起動回路ＴＣが接続
される。その起動回路ＴＣには多くの素子、例えばトラ
ンジスタ尋を必要とする為、集積回路として構成すると
き大きな半導体素子面積を必要とする大きな欠点があっ
た。

本発明の目的は簡単な起動回路で構成できる定電流回路
を提供することＫある。

第２図に本発明による回路の一実施例を示す。

回路構成の特徴はＰチャンネル接合型電界効果トランジ
スタ（ＪＦＥＴＪｓ　）をＬＰＮＰＱ、に並列接続した
ことである。この図において第１図と同一部分には同一
符号を付与して、その説明を省略する。次に１第１図の
起動回路ＴＣ′ｌｔ設けなくても、出力電流Ｉ　ＯＵＴ
と比較して無視できる程のＪＰＥＴの飽和電流（以下Ｉ
　Ｄ８Ｂと称す）を有するＦＥＴ　Ｊｌのドレイン電流
によシ起動する原理を述べる。まず、最初ＦＥＴＪ、の
Ｉ　Ｄ８８によってＱ４のベース電流が流れＱ４が起動
する。続いてＱ４のコレクタ電流によってＱ１〜Ｑ３が
動作し、で表わされる出力電流Ｉ　ＯＵＴが流れる。す
なわち、ＦＥＴＪ１１個の素子で起動回路の役目をして
いる。又ＪｌのＩ　ＤＡＢは、Ｉｎ５ｓ　＜　ｌ０ＵＴ
に設定するので起動後、Ｊｌによる影替ははとんど無視
でき、動作点の変動はない。従って所望する低ＩＤ５８
を安定に得ることが重要になる。本発明による半導体装
置によれば、ペレット面積の増大なしに１しかも所望す
る低ＩＤ５８を安定に得ることができる。

本発明のＬＰＮＰとＪＦＥＴを並列回路を半導体装置で
実現する場合、−導電型半導体基板に設けられた反対導
電型エミ、り領域兼ソース領域の第一領域と、該第１領
域と間隔を置きかつ該第１領域を取シ囲むよう形成した
反対導電型コレクタ領域兼ドレイン領域の第２領域と、
該第１領域と骸第２領域間を基板内で接続する反対導電
型チャンネル領域と、骸第１領域と電気的に接続された
金属電極が少くとも該第１領域と骸第２領域間上に絶縁
膜を介して延在して構成される。その具体的な構成を以
下に説明する。

第３図（ａ）　、　（ｂ）　Ｉ　（Ｃ）はその平面図お
よびＡ−Ａ／断面図とＢ−Ｈ’断面図である。Ｐ型半導
体基板１にＮ型埋込み層２．Ｎ型エピタキシャル層３．
Ｐ型絶縁分離領域４を通常の方法により形成する。そし
てＬＰＮＰのエミッタ領域兼ＪＦＥＴのＰ型ソース領域
５とＬＰＮＰのコレクタ領域兼ＪＰＥＴのＰ型ドレイン
領域６とを設け、Ｉ、ＰＮＰのＮ型ペース取出し領域兼
ＪＰＥＴのゲート取出し領域７を形成する。

次に、ＪＰＥＴのＰ型チャンネル領域８を形成する為絶
縁膜１０を一部除去した後に、ＪＰＥＴのＰ型ソース領
域５とＪＰＥＴのＰ型ドレイン領域６の間の領域にＰ型
不純物としてホウ素を数百ＫｅＶ　、　１０　Ｃｍ　　
程度の濃度でイオン注入してＰ型′チャンネル領域８を
形成し、さらに不純物としてリンを数＋ＫｅＶ、ＩＱｃ
ｍ　　程度の濃度でイオン注入してＮ型トップゲート領
域９を形成する。次に絶縁膜１０を選択開口しコンタク
ト領域１１．１２．１３を形成し、金属、例えばアルミ
ニウムを蒸着選択除去して電極１４，１５．１６を形成
する。電極１４はＬＰ″ＮＰのエミッタ領域′５とＬＰ
ＮＰのコレクタ領域６間上と、ＪＦＥＴのＰ型チャンネ
ル領域８上を絶縁膜゛１０を介して延在して形成する。

この電極１゛′４は、Ｌ　Ｐ　Ｎ’　Ｐのエミッタ領域
５に電気的に接続されフィールド５プレートの働きをす
るので、Ｌ’ＰＮＰの電流増−率ｈＦΣの安定化及びＪ
ＰＥＴのチャンネル領域８上の表面安定化の役目をなし
高信頼度の半導体装置を得る為にある。

第４図社第３図で示した構成の等価回路図である。ＪＰ
ＥＴとＬＰＮＰが並列に接続されている。

ＴＧはＪＰＥＴのトップゲート領域９を示し、ＢＧはＪ
ＰＥＴのバックゲート領域３を示す。このＪＰＥＴｌ　
８のＩＤ８ｇは数〔μ人〕であることが必要である。つ
まり本発明の半導体装置が通常のＬＰＮＰのトランジス
タ特性にできるだけ近づける為である。

第５図は本発明のトランジスタ特性を示す図である。ベ
ース電流ＩＢをパラメーターとした特性であるＩｎ（０
）Ｕ第４図のＪＰＥＴｌ８の’ＩＤ８Ｂを示す。Ｉｎ（
１）、　ＩＢ（２）、　Ｉｎ（３）はそれぞれ電流をス
テップアップした時の特性である。特性図かられかるよ
うにｘｏｓｓ　が加わった静特性を示しコレクタ電流Ｉ
ｃＫ過大電流が流れる仁とはない。

次に、第６図と第７図においては数〔μＡ〕のＸＤＢＢ
をバラツキなく製造する本発明の他の実施を示す。数〔
μＡ〕の■Ｄｓｓ　’にバラツキなく製造するには、ト
ップゲート領域９がオープン状態でなくトップゲート領
域９とバックゲート領域３が電気的に接続する方法がよ
い。

第６図はトップゲート領域９とバックゲート領域３が接
続された等価回路図を示す。

第７図は第６図の等価回路を実施した一例を示す断面図
である。Ｃ−Ｃｔは第３図のＢ−Ｂ’断面図に対応する
。（１）　、　（２）は（３）の破線りを拡大したもの
で製造工程を説明する為の図である。第７図においてＰ
型半導体基板１０１にＮ型埋込み層１０２゜Ｎ型エピタ
キシャル層１０３．Ｐ型絶縁分離領域１ｏ４．ＬＰＮＰ
のＰ型コレクタ領域兼ＪＦＥ’ｌ’のドレイン領域１０
６を第３図の説明したものと同じく形成する。第７図（
１）は、ＪＦＥＴのＰ型チャンネル領域１０８を形成す
る為、絶縁膜１１０の一部を除去し絶縁膜１１０をマス
クにしてＮ型トップゲート領域１０９をイオン注入によ
り形成した断面図を示す。次に第７図（２）においてＮ
型トップゲート領域１０９の内側にＰＲ，（ホトレジス
））１１５ｅ形成しそのＰＲｉマスクにしてＰ型チャン
ネル領域１０８をイオン注入によ多形成する。次に絶縁
膜１１０を形成し、ＬＰＮＰのエミッタ領域に接続され
た金属電極１１４を設ける。

本実施例による半導体装置によれば、さらに、ＪＰＥＴ
のＩＤ５ＩＩ＋のバラツキが小さいものを安定して得る
ことができる。

以上詳細に説明したように、本発明によれば簡単外回路
で定電流回路の起動を行なうことができ、半導体素子面
積を大きく縮少できかつ高信頼度であるのでその効果は
大きい。

【図面の簡単な説明】

第１図は従来法による起動回路図、第２図は本発明の一
実施例の回路図、第３図（ａ）〜（Ｃ）は本発明を実現
する半導体装置の構造を示す平面図と断面図、第４図は
第３図の等価回路図、第５図は本発明のトランジスタ特
性を示す図、第６図は改善さ扛た等１価回路図、第７図
は第６図の等価回路を実施した構造の断面図。 尚、図において、Ｑｌ−Ｑ３・・・・・・ＬＰＮＰ％Ｑ
４〜Ｑ６・・・・・・ＮＰＮトランジスタ、Ｊｌ・・・
・・・ＰチャンネルＪＰＥＴ、Ｄｌ・・・・・・ダイオ
ード、Ｒ１１・・・・・・抵抗、■１・・・・・・電圧
源、Ｔ１・・・・・・共通端子ｓＴ２・・・・・・接地
端子、Ｉ　ＯＵＴ・・・・・・出力電流、１．１０１・
・・・・・Ｐ型半導体基板、２，１０２・・・・・・Ｎ
型埋込み領域、３，１０３・・°・・・Ｎ型エピタキシ
ャル層、４゜１０４・・・・・・Ｐ型絶縁分離領域、５
・・・・・・ＪＰＥＴのソース領域前ＬＰＮＰのエミッ
タ領域、６，１０６・・・・・・ＪＰＥＴのドレイン領
域前ＬＰＮＰのコレクタ領域、７・・・・・・ＪＰＥＴ
のゲート取り出し領域前ＬＰＮＰのペース取シ出し領域
、８，１０８・・・・・・Ｐ型チャンネル領域、９，１
０９・・・・・・Ｐｍ）ツブゲート領域、１０．１１０
・・・・・・絶縁膜、１１．１２゜１３・・・・・・コ
ンタクト領域、１４，１５．１６゜１１４・・・・・・
金属電極、１１５・・・・・・ＰＲ（フォトレジスト）
膜。 第１図 第２図 （Ｙ）　　　　　　　　　づ 駅　　　　−

Claims (1)

【特許請求の範囲】
1. 複数個並列接続されたＰＮＰトランジスタと、該複数の
   ＰＮＰトランジスタのうちコレクターベースが短絡され
   たＰＮＰトランジスタのコレクタにコレクタが接続され
   たＮＰＮトランジスタとを含み定電流回路を構成する半
   導体装置において、前記ＰＮＰトランジスタと並列に接
   合型トランジスタを設け、該接合型トランジスタの出力
   を前記ＮＰＮトランジスタのベースに印加することによ
   って前記定電流回路を起動することを特徴とする半導体
   集積回路。