JPS62286266A - Ｍｏｓ型集積回路装置 - Google Patents
Ｍｏｓ型集積回路装置Info
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の目的〕
（産業上の利用分野）
この発明は、オープンドレイン出力構造のＭＯＳ型集積
回路装置に関するもので、特にサージ入力に対する保護
に係わるものである。
回路装置に関するもので、特にサージ入力に対する保護
に係わるものである。
（従来の技＃）
従来、ｎチャネルｆｉＭＯ８）ランノスタをオーシンド
レイン出力に用いたＣＭＯＳ型集積回路装置は、例えば
第４図に示すように構成されている。第４図において、
ＩＩはチップ、Ｚ２は内部ロノクク回路、１３はチｙデ
フ Ｚ （７） Ｖ、Ｄ’１を原端子、１４はチッｆｌ
ｌのｖ８．を原端子、Ｉ５はオープンドレイン出力用の
ｎチャネルｇＭＯ８）ランジスタ、１６はオープンドレ
イン出力端子、１７は外部抵抗、１８は外部電源端子で
ある。この回路構成は、ドライバＩＣにおける典型例で
あり、一般的にはチップ１１の電源Ｖ。Ｄの電圧が＋５
Ｖ、電源ｖｇｓの電圧がＯｖ１外部電源の電圧が＋２４
Ｖである。
レイン出力に用いたＣＭＯＳ型集積回路装置は、例えば
第４図に示すように構成されている。第４図において、
ＩＩはチップ、Ｚ２は内部ロノクク回路、１３はチｙデ
フ Ｚ （７） Ｖ、Ｄ’１を原端子、１４はチッｆｌ
ｌのｖ８．を原端子、Ｉ５はオープンドレイン出力用の
ｎチャネルｇＭＯ８）ランジスタ、１６はオープンドレ
イン出力端子、１７は外部抵抗、１８は外部電源端子で
ある。この回路構成は、ドライバＩＣにおける典型例で
あり、一般的にはチップ１１の電源Ｖ。Ｄの電圧が＋５
Ｖ、電源ｖｇｓの電圧がＯｖ１外部電源の電圧が＋２４
Ｖである。
この場合、オープンドレイン出力用のＭＯＳ ）ランジ
スタ１５のドレイン耐圧は、＋３０Ｖ以上必要となる。
スタ１５のドレイン耐圧は、＋３０Ｖ以上必要となる。
電源ｖＤＤの電圧が＋５ｖで動作する通常のＣＭＯＳデ
バイスのドレイン耐圧は、＋１５ｖ〜＋２０Ｖであるの
で、上記ＭＱＳ ）ランノスタ１５はＡ ＋ｉｔ王化を
図る必要がある。
バイスのドレイン耐圧は、＋１５ｖ〜＋２０Ｖであるの
で、上記ＭＱＳ ）ランノスタ１５はＡ ＋ｉｔ王化を
図る必要がある。
そこで、従来は第５図に示すようなドレイン領域のデー
ト近傍の拡欣層を低磯度２こした構造をとっている。第
５図において、前記第４図と対応する部分には同じ符号
を付してお夛、Ｉ９はｎ型の半導体基板、２０はｐウェ
ル領域、２１はソース領域、２２はドレイン領域、２３
はｒ−）絶縁膜、２４はｒ−ト電極、２５ｈ、２５ｂは
ＭｏｓトランジスタＩ５のドレイン領域２２近傍の電界
を緩和して高耐圧化を図るための低濃度不純物拡散領域
である。なお、高濃度の不純物拡散領域２６．２７はコ
ンタクト用である。
ト近傍の拡欣層を低磯度２こした構造をとっている。第
５図において、前記第４図と対応する部分には同じ符号
を付してお夛、Ｉ９はｎ型の半導体基板、２０はｐウェ
ル領域、２１はソース領域、２２はドレイン領域、２３
はｒ−）絶縁膜、２４はｒ−ト電極、２５ｈ、２５ｂは
ＭｏｓトランジスタＩ５のドレイン領域２２近傍の電界
を緩和して高耐圧化を図るための低濃度不純物拡散領域
である。なお、高濃度の不純物拡散領域２６．２７はコ
ンタクト用である。
しかし、前記第４図および第５図に示した高耐圧オープ
ンドレイン出力構造は、耐圧が高いためにブレークダウ
ンしにくく、外部からのサー・２人力に対して破壊され
やすい欠点がある。すなわち、第５図に示す構造におい
ては、出力端子１６とｖ、、を源端子ｚ４との間に、Ｍ
ＯＳトランジスタ１５のドレイン領域２２′ｆ：カソー
ド、ｐフェル領域２゜をアノードとするｎ ＋−ｐダイ
オードが形成される。
ンドレイン出力構造は、耐圧が高いためにブレークダウ
ンしにくく、外部からのサー・２人力に対して破壊され
やすい欠点がある。すなわち、第５図に示す構造におい
ては、出力端子１６とｖ、、を源端子ｚ４との間に、Ｍ
ＯＳトランジスタ１５のドレイン領域２２′ｆ：カソー
ド、ｐフェル領域２゜をアノードとするｎ ＋−ｐダイ
オードが形成される。
そして、負のサージ入力に対しては上記ダイオードが順
方向バイアスとなって丈−ゾ入力を吸収し、ＭＯＳ ト
ランジスタＩ５の保護の役目を果たす。しかしながら、
正のサージ入力に対しては上記ダイオードが逆バイアス
され、しかも高耐圧構造となっているので、サージが吸
収される前にＭＯＳ トランジスタ１５のドレイン領域
２２としての拡散層やデート絶縁膜２３が破壊されるこ
とになる。
方向バイアスとなって丈−ゾ入力を吸収し、ＭＯＳ ト
ランジスタＩ５の保護の役目を果たす。しかしながら、
正のサージ入力に対しては上記ダイオードが逆バイアス
され、しかも高耐圧構造となっているので、サージが吸
収される前にＭＯＳ トランジスタ１５のドレイン領域
２２としての拡散層やデート絶縁膜２３が破壊されるこ
とになる。
（発明が解決しようとする問題点）
上述したように、高耐圧化を図った従来のオープンドレ
イン出力構造のＭＯＳ型集積回路装置は、外部からのサ
ージ入力に対して破壊され易い欠点がある。
イン出力構造のＭＯＳ型集積回路装置は、外部からのサ
ージ入力に対して破壊され易い欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、サーソ破裏耐圧を向上できる
オープンドレイン出方構造の鱒ｏｓ型集積回路装＃を提
供することである。
その目的とするところは、サーソ破裏耐圧を向上できる
オープンドレイン出方構造の鱒ｏｓ型集積回路装＃を提
供することである。
（問題点を解決するための手段）
この発明においては、上記の目的を達成するために、ド
レインとｒ−）を出力端子に遥続し、ソースをＺＳの一
方に接続したサージ吸収用のＭＯＳトランジスタを設け
、このＭＯＳ ト′ｊ１ンノスタのスレッシェホールド
電圧をオープンドレイン出力戒圧の範囲よりも大きく設
定している。
レインとｒ−）を出力端子に遥続し、ソースをＺＳの一
方に接続したサージ吸収用のＭＯＳトランジスタを設け
、このＭＯＳ ト′ｊ１ンノスタのスレッシェホールド
電圧をオープンドレイン出力戒圧の範囲よりも大きく設
定している。
（作用）
上記のような構成において、サージ吸収用のＭＯＳ ）
ランジスタは、スレッシェホールド電圧がオープンドレ
イン出力電圧の範囲よりも大きいので、通常動作時には
動作せず、サーフ入力時のみ保護動作を行なう。
ランジスタは、スレッシェホールド電圧がオープンドレ
イン出力電圧の範囲よりも大きいので、通常動作時には
動作せず、サーフ入力時のみ保護動作を行なう。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第２図は、この発明によるＭＯＳ型集積回路装置
の出力段に着目して回路構成を示している。前記第４図
における内部ロジック回路Ｉ２の出力によって導通制御
されるＭＯＳ トランジスタ１５のドレインは、出力端
子１６に接続されている。このＭＯＳトランジスタ１５
のドレインにはサージ吸収用１ｖ（ｏｓ ）’ランノス
タ２８のドレインおよびｒ−）が接続され、ＭＯＳトラ
ンジスタ２８のソースはＶ、、４源端子１４に接続され
る。上記サージ吸収用ＭＯ８トランジスタ２舌は、スレ
ッシェホールド電圧Ｖｔｈがオープンドレイン出力の動
作時の電圧範囲より犬きく設定されており、例えばオー
プンドレイン出力の電圧範囲が０〜２４Ｖであれば、Ｖ
ｔｈはおよそ３０Ｖ以上の必要がある。
する。第２図は、この発明によるＭＯＳ型集積回路装置
の出力段に着目して回路構成を示している。前記第４図
における内部ロジック回路Ｉ２の出力によって導通制御
されるＭＯＳ トランジスタ１５のドレインは、出力端
子１６に接続されている。このＭＯＳトランジスタ１５
のドレインにはサージ吸収用１ｖ（ｏｓ ）’ランノス
タ２８のドレインおよびｒ−）が接続され、ＭＯＳトラ
ンジスタ２８のソースはＶ、、４源端子１４に接続され
る。上記サージ吸収用ＭＯ８トランジスタ２舌は、スレ
ッシェホールド電圧Ｖｔｈがオープンドレイン出力の動
作時の電圧範囲より犬きく設定されており、例えばオー
プンドレイン出力の電圧範囲が０〜２４Ｖであれば、Ｖ
ｔｈはおよそ３０Ｖ以上の必要がある。
但シ、ＭＯＳトランジスタ２８のスレッシュホールド電
圧が高すぎるとサージ吸収能力が低下するので、３０Ｖ
程度が最適である。今、サージ吸収用ＭＯ８）ランノス
タ２８のスレッシュホールドを圧が３０Ｖであるとする
と、通常動作時にはこのトランジスタ２８は常にオフ状
態であるので、出力動作に対しては何の影響も与えない
。一方、例えば１００Ｖのサージ電圧が入力された時に
は、ＭＯＳ トランジスタ２８がオフ状態となり、ブー
ツを逃がす役目を果たす。
圧が高すぎるとサージ吸収能力が低下するので、３０Ｖ
程度が最適である。今、サージ吸収用ＭＯ８）ランノス
タ２８のスレッシュホールドを圧が３０Ｖであるとする
と、通常動作時にはこのトランジスタ２８は常にオフ状
態であるので、出力動作に対しては何の影響も与えない
。一方、例えば１００Ｖのサージ電圧が入力された時に
は、ＭＯＳ トランジスタ２８がオフ状態となり、ブー
ツを逃がす役目を果たす。
第１図は、上記第２図におけるサージ吸収用ＭＯ８）ラ
ンジスタ２８の断面構成図である。ｎ型の半導体基板２
９にはｐウェル領域３０が設けられ、このｐウェル領域
３０内にはｎ＋型のソース領域３１．ドレイ／領域３２
が形成される。これらソース、ドレイン領域３Ｉ、３・
２間のチャネル領域上には、ｒ−ト酸化膜３３ｔ−介し
てポリシリコンから成るｒ−）ｉ１１極３４が形成され
ている。上記ｒ−）酸化！Ａ３３は、中央部がフィール
ド酸化膜３３人から構成されて厚くなっておシ、これに
よって、スレッシ１ホールド電圧が高＜（３ｏｖ〜４０
Ｖ８度）設定される。上記ドレイン領域３２の近傍に
は、電界緩和用のｎ″″型の低濃度不純物拡散領域３５
ｍ、３５ｂが形成される。そして、上記ｒ−ト電極３４
およびドレイン領域３２はそれぞれオーグンドレイン出
力端子１６およびＭＯＳ トランジスタ１５のドレイン
に接読され、ソース領域３１およびｐウェル領域３０（
ｐ＋領域３６ｆｃ介して）はそれぞれｖｓｌｌ電源端子
１４に接続される。
ンジスタ２８の断面構成図である。ｎ型の半導体基板２
９にはｐウェル領域３０が設けられ、このｐウェル領域
３０内にはｎ＋型のソース領域３１．ドレイ／領域３２
が形成される。これらソース、ドレイン領域３Ｉ、３・
２間のチャネル領域上には、ｒ−ト酸化膜３３ｔ−介し
てポリシリコンから成るｒ−）ｉ１１極３４が形成され
ている。上記ｒ−）酸化！Ａ３３は、中央部がフィール
ド酸化膜３３人から構成されて厚くなっておシ、これに
よって、スレッシ１ホールド電圧が高＜（３ｏｖ〜４０
Ｖ８度）設定される。上記ドレイン領域３２の近傍に
は、電界緩和用のｎ″″型の低濃度不純物拡散領域３５
ｍ、３５ｂが形成される。そして、上記ｒ−ト電極３４
およびドレイン領域３２はそれぞれオーグンドレイン出
力端子１６およびＭＯＳ トランジスタ１５のドレイン
に接読され、ソース領域３１およびｐウェル領域３０（
ｐ＋領域３６ｆｃ介して）はそれぞれｖｓｌｌ電源端子
１４に接続される。
このような構成によれば、サージ吸収用：ＶＩＯ８トラ
ンジスタ２８をオープンドレイン出力用のＭＯＳトラン
ジスタ１５あるいは内部ロノック回路１２と同一の製造
工程で形成できる。従って、ＭＯＳトランジスタ２８の
スレッシェホールド電圧の設定のために製造工程が増加
することは無い。
ンジスタ２８をオープンドレイン出力用のＭＯＳトラン
ジスタ１５あるいは内部ロノック回路１２と同一の製造
工程で形成できる。従って、ＭＯＳトランジスタ２８の
スレッシェホールド電圧の設定のために製造工程が増加
することは無い。
第３図は、上記サージ吸収用ＭＯ８）ランノスタ２８の
他の構成列を示すもので、ｒ−ト電極３４としてアルミ
ニウムを用いたものである。第３図において、前記第１
図と同一構成部には同じ符号を付してその詳細な説明は
省略する。このような構成では、前記第１図の場合よフ
もフィールド酸化膜３３人の膜厚が厚くなるためスレッ
シュホールド電圧が高くなるが、第１図の構成と同様に
製造工程を増やさずに形成できる。
他の構成列を示すもので、ｒ−ト電極３４としてアルミ
ニウムを用いたものである。第３図において、前記第１
図と同一構成部には同じ符号を付してその詳細な説明は
省略する。このような構成では、前記第１図の場合よフ
もフィールド酸化膜３３人の膜厚が厚くなるためスレッ
シュホールド電圧が高くなるが、第１図の構成と同様に
製造工程を増やさずに形成できる。
なお、オープンドレイン出力端のハイレベルが５Ｖ〜Ｉ
ＯＶの場合（／Ｉｌ：は、■Ｓトランノスタ２８のチャ
ネル領域にイオン注入を行なってスレッシェホールド電
圧Ｖｔｈの制御を行なえば、１０’／〜１５ＶのＶｔｈ
を得ることができる。
ＯＶの場合（／Ｉｌ：は、■Ｓトランノスタ２８のチャ
ネル領域にイオン注入を行なってスレッシェホールド電
圧Ｖｔｈの制御を行なえば、１０’／〜１５ＶのＶｔｈ
を得ることができる。
また、上記実施例ではｎチャネル凰の出力用ＭＯＳトラ
ンノスタ１５ｆｊ（用いたオープンドレイン出力の場合
について説明したが、ｐチャネル型ＭＯＳトランジスタ
を出力端に用いたオーブンドレインの場合には、ｐチャ
ネル型のサージ吸収用ＭＯＳトランジスタを設ければ良
い。
ンノスタ１５ｆｊ（用いたオープンドレイン出力の場合
について説明したが、ｐチャネル型ＭＯＳトランジスタ
を出力端に用いたオーブンドレインの場合には、ｐチャ
ネル型のサージ吸収用ＭＯＳトランジスタを設ければ良
い。
以上説明したようにこの発明によれば、サージ破壊耐圧
を向上できるオープンドレイン出力構造のＭＯ８ｆｉ集
積回路装置が得られる。
を向上できるオープンドレイン出力構造のＭＯ８ｆｉ集
積回路装置が得られる。
第１図および第２図はそれぞれこの発明の一実施例に係
わるＭＯＳ型集積回路装置について説明するための図、
第３図はこの発明の他の実施例について説明するだめの
図、第４図および第５図はそれぞれ従来のｒＡＯ８型集
積画集積回路装置て説明するための図である。 Ｉ５・・・オープンドレイン出力用ＭＯ８トランジスタ
、１６・・・オーグンドレイン出力端子、２８・・・サ
ージ吸収用ＭＯＳトランジスタ、ｖＤＤ ！ ｖ１１８
・・・電源。
わるＭＯＳ型集積回路装置について説明するための図、
第３図はこの発明の他の実施例について説明するだめの
図、第４図および第５図はそれぞれ従来のｒＡＯ８型集
積画集積回路装置て説明するための図である。 Ｉ５・・・オープンドレイン出力用ＭＯ８トランジスタ
、１６・・・オーグンドレイン出力端子、２８・・・サ
ージ吸収用ＭＯＳトランジスタ、ｖＤＤ ！ ｖ１１８
・・・電源。
Claims (1)
- オープンドレイン出力構造を有し、高耐圧化されたＭＯ
Ｓ型集積回路装置において、ドレインおよびゲートがオ
ープンドレイン出力端子に接続されるとともにソースが
電源の一方に接続されるサージ吸収用のＭＯＳトランジ
スタを設け、このＭＯＳトランジスタのスレッシュホー
ルド電圧をオープンドレイン出力電圧の範囲よりも大き
く設定したことを特徴とするＭＯＳ型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130667A JPS62286266A (ja) | 1986-06-05 | 1986-06-05 | Ｍｏｓ型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130667A JPS62286266A (ja) | 1986-06-05 | 1986-06-05 | Ｍｏｓ型集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62286266A true JPS62286266A (ja) | 1987-12-12 |
Family
ID=15039730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130667A Pending JPS62286266A (ja) | 1986-06-05 | 1986-06-05 | Ｍｏｓ型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62286266A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529160U (ja) * | 1991-09-27 | 1993-04-16 | シチズン時計株式会社 | 半導体装置の入力保護回路 |
| US5241450A (en) * | 1992-03-13 | 1993-08-31 | The United States Of America As Represented By The United States Department Of Energy | Three dimensional, multi-chip module |
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
-
1986
- 1986-06-05 JP JP61130667A patent/JPS62286266A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529160U (ja) * | 1991-09-27 | 1993-04-16 | シチズン時計株式会社 | 半導体装置の入力保護回路 |
| US5241450A (en) * | 1992-03-13 | 1993-08-31 | The United States Of America As Represented By The United States Department Of Energy | Three dimensional, multi-chip module |
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
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