JPS6228567B2 - - Google Patents
Info
- Publication number
- JPS6228567B2 JPS6228567B2 JP54168536A JP16853679A JPS6228567B2 JP S6228567 B2 JPS6228567 B2 JP S6228567B2 JP 54168536 A JP54168536 A JP 54168536A JP 16853679 A JP16853679 A JP 16853679A JP S6228567 B2 JPS6228567 B2 JP S6228567B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- chips
- test
- integrated circuit
- basic element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 238000005259 measurement Methods 0.000 description 13
- 235000012431 wafers Nutrition 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は、半導体集積回路の測定方法に関する
ものである。
ものである。
一般に半導体集積回路はSiウエハー上に１〜25
mm2のチツプサイズで、酸化、拡散、デポジシヨ
ン、CVD、電極形成等のプロセスを経て多数並
んで製作されており、このようにして製作された
集積回路ICはウエハープロセスの最終工程とし
てダイソートテストによりその特性が測定され
る。
mm2のチツプサイズで、酸化、拡散、デポジシヨ
ン、CVD、電極形成等のプロセスを経て多数並
んで製作されており、このようにして製作された
集積回路ICはウエハープロセスの最終工程とし
てダイソートテストによりその特性が測定され
る。
この測定により検出される規格外の特性のいわ
ゆる不良品の比率は製造プロセスの条件、環境等
によつて大きく影響されるから、ダイソートテス
トにおける不良原因を解析し、その結果を製造プ
ロセスにフイードバツクすれば不良品率を減少さ
せ、それにより生産効率を高め、集積回路の特性
値を高品質、高安定化することができる。
ゆる不良品の比率は製造プロセスの条件、環境等
によつて大きく影響されるから、ダイソートテス
トにおける不良原因を解析し、その結果を製造プ
ロセスにフイードバツクすれば不良品率を減少さ
せ、それにより生産効率を高め、集積回路の特性
値を高品質、高安定化することができる。
そのため、従来第１図に示す如く多数のICチ
ツプ１を形成するSiウエハーＳの任意の位置にIC
チツプ１の代りに基本素子テストエレメント（例
えばトランジスタ、ダイオード、抵抗、コンデン
サ等）のチツプ２と製造プロセスレベルをチエツ
クするプロセステストエレメントのチツプ３をモ
ニター用として形成し、これら両テストエレメン
トのグループに対してマニアルで測定を行い、そ
れによつて得られたデータをダイソート測定装置
により自動的に測定されたICチツプの特性値或
は不良率と相関させ解析を行つている。
ツプ１を形成するSiウエハーＳの任意の位置にIC
チツプ１の代りに基本素子テストエレメント（例
えばトランジスタ、ダイオード、抵抗、コンデン
サ等）のチツプ２と製造プロセスレベルをチエツ
クするプロセステストエレメントのチツプ３をモ
ニター用として形成し、これら両テストエレメン
トのグループに対してマニアルで測定を行い、そ
れによつて得られたデータをダイソート測定装置
により自動的に測定されたICチツプの特性値或
は不良率と相関させ解析を行つている。
しかし、このような従来の方法では、基本素子
テストエレメントグループとプロセステストエレ
メントグループの測定はダイソートテストと別に
マニアルで行わなければならないためデータ収集
に時間がかゝり、データのフイードバツクが遅れ
る欠点があり、また、ICチツプの特性、不良品
率データとテストエレメントグループの測定デー
タが別々に収集管理され、ウエハー内、ウエハー
間、ロツト内、ロツト間の相関、解析作業が繁雑
になる。
テストエレメントグループとプロセステストエレ
メントグループの測定はダイソートテストと別に
マニアルで行わなければならないためデータ収集
に時間がかゝり、データのフイードバツクが遅れ
る欠点があり、また、ICチツプの特性、不良品
率データとテストエレメントグループの測定デー
タが別々に収集管理され、ウエハー内、ウエハー
間、ロツト内、ロツト間の相関、解析作業が繁雑
になる。
しかし、ダイソート測定装置でテストエレメン
トの測定も同時に行うことはICチツプ、基本素
子テストエレメント、プロセステストエレメント
で測定モード、測定プログラムが異なるため不可
能である。
トの測定も同時に行うことはICチツプ、基本素
子テストエレメント、プロセステストエレメント
で測定モード、測定プログラムが異なるため不可
能である。
本発明は、このような従来の欠点を改善するた
めのものである。
めのものである。
本発明においてはSiウエハー上のICチツプ、基
本素子テストエレメントチツプ、プロセステスト
エレメントチツプを識別するため、これらの素子
に識別手段を設けるものである。
本素子テストエレメントチツプ、プロセステスト
エレメントチツプを識別するため、これらの素子
に識別手段を設けるものである。
識別手段としては、第２図の実施例に示すよう
にウエハー上の各チツプの所定の位置に識別区域
４を設定し、この区域にレーザ光線の反射強度が
ICチツプ１、基本素子テストエレメントチツプ
２、プロセステストエレメントチツプ３によつて
それぞれ異なるパターンを形成する。パターンは
例えば第３図に示す如くSiとSiO2膜の関係を利用
してICチツプはそのまゝとし、基本素子テスト
エレメントチツプにはSiO2膜に１個の孔５を形
成し、プロセステストエレメントチツプには
SiO2膜に２個の孔６，７を形成することにより
作成する。
にウエハー上の各チツプの所定の位置に識別区域
４を設定し、この区域にレーザ光線の反射強度が
ICチツプ１、基本素子テストエレメントチツプ
２、プロセステストエレメントチツプ３によつて
それぞれ異なるパターンを形成する。パターンは
例えば第３図に示す如くSiとSiO2膜の関係を利用
してICチツプはそのまゝとし、基本素子テスト
エレメントチツプにはSiO2膜に１個の孔５を形
成し、プロセステストエレメントチツプには
SiO2膜に２個の孔６，７を形成することにより
作成する。
このようなSiウエハーを使用し、各チツプの識
別区域を順次光ビーム例えばHe―Neレーザビー
ムで走査し、レーザの反射強度をフオトセンサで
検知すれば、各チツプがどのような種類のチツプ
であるか識別することができる。
別区域を順次光ビーム例えばHe―Neレーザビー
ムで走査し、レーザの反射強度をフオトセンサで
検知すれば、各チツプがどのような種類のチツプ
であるか識別することができる。
本発明はこのようにしてウエハー上の各チツプ
の種類を識別した後、ダイソート試験装置内の処
理プログラムをチツプの種類に応じて切換え、ダ
イソートテストのみで全チップのテストを行うも
のである。
の種類を識別した後、ダイソート試験装置内の処
理プログラムをチツプの種類に応じて切換え、ダ
イソートテストのみで全チップのテストを行うも
のである。
すなわち、ダイソート試験装置にはICチツ
プ、基本素子テストエレメント、プロセステスト
エレメントの各測定モードに応じた測定プログラ
ムを予め内蔵させておき、レーザビームにより前
述の如くSiウエハー上に並んだ各チツプを端から
順々に検査してその種類を識別し、それに対応し
て上記測定プログラムを切換えて所定の特性の測
定を行うものである。
プ、基本素子テストエレメント、プロセステスト
エレメントの各測定モードに応じた測定プログラ
ムを予め内蔵させておき、レーザビームにより前
述の如くSiウエハー上に並んだ各チツプを端から
順々に検査してその種類を識別し、それに対応し
て上記測定プログラムを切換えて所定の特性の測
定を行うものである。
第４図は本発明におけるダイソートテストのフ
ローを示し、はICチツプの測定フロー、は
基本素子テストエレメントの測定フロー、はプ
ロセステストエレメントの測定フローである。
ローを示し、はICチツプの測定フロー、は
基本素子テストエレメントの測定フロー、はプ
ロセステストエレメントの測定フローである。
上記の如くレーザビームにより各チツプの種類
を識別し、その結果10によりこれら３つのフロー
，，の何れかを選択し以後その選択された
フローに従つて測定を行い、１つのフローが終る
と次のチツプに移つて同様の操作を繰り返す。
を識別し、その結果10によりこれら３つのフロー
，，の何れかを選択し以後その選択された
フローに従つて測定を行い、１つのフローが終る
と次のチツプに移つて同様の操作を繰り返す。
以上の操作により１個のウエハー上の各チツプ
は１回のダイソートテストでICチツプ、基本素
子テストエレメント、プロセステストエレメント
の全ての特性が測定されるのでデータのスピード
処理が行われ、データの管理も容易であり、ウエ
ハー内、ウエハー間の相関、解析も容易となる。
なお各チツプの識別パターンの形成手段としてSi
―SiO2の組合せについて説明したが、AR―
SiO2、AR―Si等種々の識別手段が利用できるこ
とはもちろんである。
は１回のダイソートテストでICチツプ、基本素
子テストエレメント、プロセステストエレメント
の全ての特性が測定されるのでデータのスピード
処理が行われ、データの管理も容易であり、ウエ
ハー内、ウエハー間の相関、解析も容易となる。
なお各チツプの識別パターンの形成手段としてSi
―SiO2の組合せについて説明したが、AR―
SiO2、AR―Si等種々の識別手段が利用できるこ
とはもちろんである。
第１図は、モニター用素子を有するSiウエハー
の平面図、第２図はSiウエハー上のICチツプ、基
本素子テストエレメント、及びプロセステストエ
レメントの平面図、第３図は第２図の識別区域の
断面図、また第４図は本発明によるダイソータテ
ストのフロー図である。 Ｓ…Siウエハー、Ｌ…レーザ光、１…ICチツ
プ、２…基本素子テストエレメント、３…プロセ
ステストエレメント、４…識別区域、５，６，７
…孔。
の平面図、第２図はSiウエハー上のICチツプ、基
本素子テストエレメント、及びプロセステストエ
レメントの平面図、第３図は第２図の識別区域の
断面図、また第４図は本発明によるダイソータテ
ストのフロー図である。 Ｓ…Siウエハー、Ｌ…レーザ光、１…ICチツ
プ、２…基本素子テストエレメント、３…プロセ
ステストエレメント、４…識別区域、５，６，７
…孔。
Claims (1)
- １ 多数の集積回路チツプが形成された半導体ウ
エハーの所望位置に集積回路チツプに代えて基本
素子が設けられた基本素子チツプと製造プロセス
レベルチエツクのためのプロセスレベルチエツク
用チツプとを形成し、上記集積回路チツプと基本
素子チツプ及びプロセスレベルチエツク用チツプ
を識別可能にするために各チツプ表面のシリコン
酸化膜に所定数の孔を識別手段として形成し、各
チツプの特性を測定する試験装置には上記チツプ
の種類に対応した測定手段を切換え可能な状態で
設け、上記識別手段により各チツプの種類を判別
し、それに応じて試験装置の測定手段を切換え、
判別されたチツプの特性を測定するようにしたこ
とを特徴とする半導体集積回路の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16853679A JPS5690269A (en) | 1979-12-25 | 1979-12-25 | Measuring method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16853679A JPS5690269A (en) | 1979-12-25 | 1979-12-25 | Measuring method for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690269A JPS5690269A (en) | 1981-07-22 |
| JPS6228567B2 true JPS6228567B2 (ja) | 1987-06-22 |
Family
ID=15869830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16853679A Granted JPS5690269A (en) | 1979-12-25 | 1979-12-25 | Measuring method for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5690269A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139640A (ja) * | 1983-01-31 | 1984-08-10 | Ando Electric Co Ltd | 集積回路測定装置 |
| JP2549085B2 (ja) * | 1984-01-12 | 1996-10-30 | 株式会社東芝 | 半導体試験装置 |
| JP7370182B2 (ja) * | 2019-07-08 | 2023-10-27 | エイブリック株式会社 | 半導体装置およびその検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542060A (en) * | 1977-06-07 | 1979-01-09 | Toshiba Corp | Semiconductor wafer |
| JPS5488084A (en) * | 1977-12-26 | 1979-07-12 | Fujitsu Ltd | Test method of semiconductor device |
-
1979
- 1979-12-25 JP JP16853679A patent/JPS5690269A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542060A (en) * | 1977-06-07 | 1979-01-09 | Toshiba Corp | Semiconductor wafer |
| JPS5488084A (en) * | 1977-12-26 | 1979-07-12 | Fujitsu Ltd | Test method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690269A (en) | 1981-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6542830B1 (en) | Process control system | |
| US5896294A (en) | Method and apparatus for inspecting manufactured products for defects in response to in-situ monitoring | |
| US20010023083A1 (en) | Yield based, in-line defect sampling method | |
| JPS6228567B2 (ja) | ||
| US6038019A (en) | Method for monitoring defects of semiconductor device | |
| JP2000223385A (ja) | 電子デバイスの品質管理方法 | |
| JP2000223385A5 (ja) | ||
| JPS6111465B2 (ja) | ||
| JP3346369B2 (ja) | ベアチップ検査方法 | |
| JPS62115837A (ja) | プロ−ビング装置 | |
| JPS621247B2 (ja) | ||
| US20050080572A1 (en) | Method of defect control | |
| KR100472776B1 (ko) | 반도체 장치의 웨이퍼 결함 검사 방법 | |
| JPH08147369A (ja) | 半導体素子の良品判別方法 | |
| CN112729108B (zh) | 一种光学关键尺寸ocd测量设备的校准方法 | |
| KR200156141Y1 (ko) | 프로빙 검증 칩이 구비된 웨이퍼 | |
| Strathman et al. | Automated inspection as part of a defect reduction program in an ASIC manufacturing environment | |
| JPS62115838A (ja) | ウエハ−マ−ク検出方法 | |
| JPS6399541A (ja) | 半導体ウエハプロ−バ装置 | |
| JP2984155B2 (ja) | ウエハのｉｃチップ検査方法 | |
| JP2657298B2 (ja) | 半導体ウエハの検査方法 | |
| CN114709146A (zh) | 一种晶圆检测方法及检测系统 | |
| JPS58176966A (ja) | 集積回路装置 | |
| JPS6077438A (ja) | パタ−ン検査方法 | |
| JP2003077972A (ja) | 半導体装置の製造方法 |