JPS62283716A - 容量性負荷のドライブ回路 - Google Patents
容量性負荷のドライブ回路Info
- Publication number
- JPS62283716A JPS62283716A JP61126496A JP12649686A JPS62283716A JP S62283716 A JPS62283716 A JP S62283716A JP 61126496 A JP61126496 A JP 61126496A JP 12649686 A JP12649686 A JP 12649686A JP S62283716 A JPS62283716 A JP S62283716A
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- transistor
- current
- collector
- capacitive load
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- Granted
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- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100101158 Caenorhabditis elegans ttm-2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、定常消ｑＲ電流の少ない回路で速い立ち下
がり速度を達成する容量性負荷のドライブ回路に関する
ものである。
がり速度を達成する容量性負荷のドライブ回路に関する
ものである。
第２図はＴＴＬ＠路において１・−テムボール形式の出
力回路で容量性負荷をドライブする従来の回路を示す図
である。この図において、ＴＴＮは入力端子、Ｔ ａｕ
Ｔは出力端子、Ｎ、〜Ｎ４ばＮ Ｐ Ｎ ｌ−ランジ
スタ、Ｃｏｙはその容ｌがＣＬである容量性負荷、Ｂは
その電圧がＶＣＣである電源、Ｉｏは定電流Ｉを供給す
る定電流回路である。
力回路で容量性負荷をドライブする従来の回路を示す図
である。この図において、ＴＴＮは入力端子、Ｔ ａｕ
Ｔは出力端子、Ｎ、〜Ｎ４ばＮ Ｐ Ｎ ｌ−ランジ
スタ、Ｃｏｙはその容ｌがＣＬである容量性負荷、Ｂは
その電圧がＶＣＣである電源、Ｉｏは定電流Ｉを供給す
る定電流回路である。
この回路において、入力端子Ｔ’ｒＮが低レベルから高
レベルに移行した時、Ｎ Ｐ Ｎ Ｉ−ランジスタＮ１
．Ｎ２はオンして容量性負荷ｃｏ−を放電するが、この
放電電流は、ＮＰＮＩ−ランジスタＮ２のエミッタ接地
電流増幅率をβ。とすれば、β。・■で制限を受ける。
レベルに移行した時、Ｎ Ｐ Ｎ Ｉ−ランジスタＮ１
．Ｎ２はオンして容量性負荷ｃｏ−を放電するが、この
放電電流は、ＮＰＮＩ−ランジスタＮ２のエミッタ接地
電流増幅率をβ。とすれば、β。・■で制限を受ける。
したがって、出力端子Ｔ ｏｕ ｒの立ち下がり速度は
β。・ｌｌｏＬ以上には速くならない。
β。・ｌｌｏＬ以上には速くならない。
〔発明がｆ４７決しようとする問題点〕上記のような従
来の回路では、立ち下がりを速くするためには、定電流
Ｉの値を大きくすればよいが、消費電流が増えるという
問題点があった。
来の回路では、立ち下がりを速くするためには、定電流
Ｉの値を大きくすればよいが、消費電流が増えるという
問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、低消費Ｔｉ流で立ち下がり速度が速い容量性負荷
のドライブ回路を得ろことを目的とする。
ので、低消費Ｔｉ流で立ち下がり速度が速い容量性負荷
のドライブ回路を得ろことを目的とする。
この発明に係る容量性負荷のドライブ回路は、パルス入
力信号が与えられる第１の入力端子にベースを、接地に
エミッタを接続した第１のトランジスタと、この第１の
トランジスタのコレクタと電源間に接続した定電流源と
、第１のトランジスタのコレクタにベースを、接地にエ
ミッタを接続した第２の）・ランジスタと、この第２の
トランジスタのコレクタと接地間に接続した容量性負荷
と、第１の入力端子に与えられるパルス入力信号と反転
関係にある入力信号が与えられる第２の入力端子にベー
スを、接地にエミッタを接続した第３のトランジスタと
、第２のトランジスタのコレクタにベースを接続した第
４のトランジスタと、第３のトランジスタのコレクタと
第４のトランジスタのエミッタ間に接続した抵抗器と、
第４のトランジスタのコレクタに入力を第１のトランジ
スタのコレクタに出力を接続したカレントミラー回路と
、容量性負荷を充電するための第５のトランジスタとか
ら構成し、第２のトランジスタのコレクタと容量性負荷
間に出力端子を設けたものである。
力信号が与えられる第１の入力端子にベースを、接地に
エミッタを接続した第１のトランジスタと、この第１の
トランジスタのコレクタと電源間に接続した定電流源と
、第１のトランジスタのコレクタにベースを、接地にエ
ミッタを接続した第２の）・ランジスタと、この第２の
トランジスタのコレクタと接地間に接続した容量性負荷
と、第１の入力端子に与えられるパルス入力信号と反転
関係にある入力信号が与えられる第２の入力端子にベー
スを、接地にエミッタを接続した第３のトランジスタと
、第２のトランジスタのコレクタにベースを接続した第
４のトランジスタと、第３のトランジスタのコレクタと
第４のトランジスタのエミッタ間に接続した抵抗器と、
第４のトランジスタのコレクタに入力を第１のトランジ
スタのコレクタに出力を接続したカレントミラー回路と
、容量性負荷を充電するための第５のトランジスタとか
ら構成し、第２のトランジスタのコレクタと容量性負荷
間に出力端子を設けたものである。
この発明においては、第１および第２の入力端子に与え
られる反転関係にあるパルス入力信号によって容量性負
荷が放電された時、第４のトランジスタが導通して、放
電を制御する第２のトランジスタのベースにカレントミ
ラー回路よりｗａｇ流が加丸られ、第２のトランジスタ
のコレクターエミッタ間の電流量が瞬間的に増加する。
られる反転関係にあるパルス入力信号によって容量性負
荷が放電された時、第４のトランジスタが導通して、放
電を制御する第２のトランジスタのベースにカレントミ
ラー回路よりｗａｇ流が加丸られ、第２のトランジスタ
のコレクターエミッタ間の電流量が瞬間的に増加する。
第１図はこの発明の容量性負荷のドライブ回路の一実施
例を示す図である。この図において、第２図と同一符号
は同一部分を示し、Ｔ ＊Ｎ１． Ｔ ｘＮｔは第１お
よび第２の入力端子゛、Ｎｌ□〜Ｎ、Ｓは第１〜第５の
トランジスタであるＮ Ｐ Ｎ Ｉ−ランジスタ、Ｉｏ
ｌ、Ｉ。２はそれぞれ定電流Ｉ１．Ｉ、を供給する定電
流源、ＭはＰ Ｎ Ｐ ｌ−ランジスタＰ、、Ｐ２から
なるカレントミラー回路である。
例を示す図である。この図において、第２図と同一符号
は同一部分を示し、Ｔ ＊Ｎ１． Ｔ ｘＮｔは第１お
よび第２の入力端子゛、Ｎｌ□〜Ｎ、Ｓは第１〜第５の
トランジスタであるＮ Ｐ Ｎ Ｉ−ランジスタ、Ｉｏ
ｌ、Ｉ。２はそれぞれ定電流Ｉ１．Ｉ、を供給する定電
流源、ＭはＰ Ｎ Ｐ ｌ−ランジスタＰ、、Ｐ２から
なるカレントミラー回路である。
次に動作について説明する。
まず、容量性負荷ＣｏＬが十分充電された状態において
、第１の入力端子Ｔ ｔｓ １’が高レベルから低レベ
ルへ、第２の入力端子Ｔ ＩＮ ２が低レベルから高レ
ベルへ移行した場合を考える。この時、ＮＰＮ ｌ−ラ
ンジスタＮ、ｔ、Ｎ１．はともにオンする。ＮＰ Ｎ
Ｉ−ランジスタＮ１□のベース電流は１１であるから、
ＮＰＮＩ−ランジスタＮ、２のエミッタ接地電流増幅率
をβとすれば、ＮＰＮＩ−ランジスタＮｌｌのコレクタ
に容量性負荷Ｃ（ＩＬから流れる放電電流はβ・１１で
ある。
、第１の入力端子Ｔ ｔｓ １’が高レベルから低レベ
ルへ、第２の入力端子Ｔ ＩＮ ２が低レベルから高レ
ベルへ移行した場合を考える。この時、ＮＰＮ ｌ−ラ
ンジスタＮ、ｔ、Ｎ１．はともにオンする。ＮＰ Ｎ
Ｉ−ランジスタＮ１□のベース電流は１１であるから、
ＮＰＮＩ−ランジスタＮ、２のエミッタ接地電流増幅率
をβとすれば、ＮＰＮＩ−ランジスタＮｌｌのコレクタ
に容量性負荷Ｃ（ＩＬから流れる放電電流はβ・１１で
ある。
この時、同時にＮ Ｐ Ｎ ｌ−ランジスタＮ１．．が
オンして、いるため、容量性負荷ＣＯＬの端子間電圧（
＝出力端子電圧）をＶ（Ｌとすれば、Ｎ Ｐ Ｎ Ｉ−
ランジスタＮＩ４のコレクタには （Ｖ（Ｌ Ｖｓｓ １４） ／ Ｒ１の電流が流れる
。この電流は、カレントミラー回路Ｍを介してＮ Ｐ
Ｎ １．ランジスタＮ１２のベースに帰還されるため、
ＮＰＮＩ−ランジスタＮ１２のベース電流は１・−タル
で Ｉ ｓ＋（Ｖ（Ｌ ＶＩＩｓｔ４） ／ Ｒｔとなる
。したがって、容量性負荷ＣＯＬからＮＰＮトランジス
タＮｔｔのコレクタを通して流れる放電ｆｌ流は β・（Ｉ ｓ＋（Ｖ（：Ｌ Ｖｓｓｔ４）／ Ｒｔ）
となり、大きな電流で短時間で放電することができる。
オンして、いるため、容量性負荷ＣＯＬの端子間電圧（
＝出力端子電圧）をＶ（Ｌとすれば、Ｎ Ｐ Ｎ Ｉ−
ランジスタＮＩ４のコレクタには （Ｖ（Ｌ Ｖｓｓ １４） ／ Ｒ１の電流が流れる
。この電流は、カレントミラー回路Ｍを介してＮ Ｐ
Ｎ １．ランジスタＮ１２のベースに帰還されるため、
ＮＰＮＩ−ランジスタＮ１２のベース電流は１・−タル
で Ｉ ｓ＋（Ｖ（Ｌ ＶＩＩｓｔ４） ／ Ｒｔとなる
。したがって、容量性負荷ＣＯＬからＮＰＮトランジス
タＮｔｔのコレクタを通して流れる放電ｆｌ流は β・（Ｉ ｓ＋（Ｖ（：Ｌ Ｖｓｓｔ４）／ Ｒｔ）
となり、大きな電流で短時間で放電することができる。
また容量性負荷ｃｏ−の放電が完了した時および第１の
入力端子Ｔｘ＃４□が高レベル、第２の入力端子Ｔ ｒ
Ｎ２が低レベルで、容量性負荷ＣＩＩＬがＮＰＮトラン
ジスタＮ１５．定電流源Ｉ。２により充電されていると
きはカレントミラー回路Ｍへの電流は存在しないため、
定常消費電流を少なくできる。
入力端子Ｔｘ＃４□が高レベル、第２の入力端子Ｔ ｒ
Ｎ２が低レベルで、容量性負荷ＣＩＩＬがＮＰＮトラン
ジスタＮ１５．定電流源Ｉ。２により充電されていると
きはカレントミラー回路Ｍへの電流は存在しないため、
定常消費電流を少なくできる。
この発明は以上説明したとおり、パルス入力信号が与え
られろ第１の入力端子にベースを、接地にエミッタを接
続した第１のトランジスタと、この第１のトランジスタ
のコレクタと電源間に接続した定電流源と、第１のトラ
ンジスタのコレクタにベースを、接地にエミッタを接続
した第２のトランジスタと、この第２のトランジスタの
コレクタと接地間に接続した容量性負荷と、第１の入力
端子に与えられるパルス入力信号と反転関係にある入力
信号が与えられる第２の入力端子にベースを、接地にエ
ミッタを接続した第３のトランジスタと、第２のトラン
ジスタのコレクタにベースを接続した第４のトランジス
タと、第３のトランジスタのコレクタと第４のトランジ
スタのエミッタ間に接続した抵抗器と、第４のトランジ
スタのコレクタに入力を、第１のトランジスタのコレク
タに出力を接続したカレントミラー回路と、容量性負荷
を充電するための第５のトランジスタとから構成し、第
２のトランジスタのコレクタと容量性負荷間に出力端子
を設けたので、低消費電流で立ち下がり速度を速くでき
るという効果がある。
られろ第１の入力端子にベースを、接地にエミッタを接
続した第１のトランジスタと、この第１のトランジスタ
のコレクタと電源間に接続した定電流源と、第１のトラ
ンジスタのコレクタにベースを、接地にエミッタを接続
した第２のトランジスタと、この第２のトランジスタの
コレクタと接地間に接続した容量性負荷と、第１の入力
端子に与えられるパルス入力信号と反転関係にある入力
信号が与えられる第２の入力端子にベースを、接地にエ
ミッタを接続した第３のトランジスタと、第２のトラン
ジスタのコレクタにベースを接続した第４のトランジス
タと、第３のトランジスタのコレクタと第４のトランジ
スタのエミッタ間に接続した抵抗器と、第４のトランジ
スタのコレクタに入力を、第１のトランジスタのコレク
タに出力を接続したカレントミラー回路と、容量性負荷
を充電するための第５のトランジスタとから構成し、第
２のトランジスタのコレクタと容量性負荷間に出力端子
を設けたので、低消費電流で立ち下がり速度を速くでき
るという効果がある。
第１図はこの発明の容量性負荷のドライブ回路の一実施
例を示す図、第２図は従来の容量性負荷のドライブ回路
を示す図である。 図において、Ｔｔ＃１１． Ｔｔｍ２は第１および第２
の入力端子、Ｔｏｕｖは出力端子、Ｎ、、〜Ｎ、、はＮ
ＰＮトランジスタ、Ｃ（ＩＬは容量性負荷、Ｂは電源、
’０１＃ＩＯ２は定ｍ流源、Ｍはカレントミラー回路で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
例を示す図、第２図は従来の容量性負荷のドライブ回路
を示す図である。 図において、Ｔｔ＃１１． Ｔｔｍ２は第１および第２
の入力端子、Ｔｏｕｖは出力端子、Ｎ、、〜Ｎ、、はＮ
ＰＮトランジスタ、Ｃ（ＩＬは容量性負荷、Ｂは電源、
’０１＃ＩＯ２は定ｍ流源、Ｍはカレントミラー回路で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- パルス入力信号が与えられる第１の入力端子にベースを
、接地にエミッタを接続した第１のトランジスタと、こ
の第１のトランジスタのコレクタと電源間に接続した定
電流源と、前記第１のトランジスタのコレクタにベース
を、接地にエミッタを接続した第２のトランジスタと、
この第２のトランジスタのコレクタと前記接地間に接続
した容量性負荷と、前記第１の入力端子に与えられる入
力信号と反転関係にあるパルス入力信号が与えられる第
２の入力端子にベースを、前記接地にエミッタを接続し
た第３のトランジスタと、前記第２のトランジスタのコ
レクタにベースを接続した第４のトランジスタと、前記
第３のトランジスタのコレクタと前記第４のトランジス
タのエミッタ間に接続した抵抗器と、前記第４のトラン
ジスタのコレクタに入力を前記第１のトランジスタのコ
レクタに出力を接続したカレントミラー回路と、前記容
量性負荷を充電するための第５のトランジスタとから構
成し、前記第２のトランジスタのコレクタと前記容量性
負荷間に出力端子を設けたことを特徴とする容量性負荷
のドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126496A JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126496A JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283716A true JPS62283716A (ja) | 1987-12-09 |
| JPH0472409B2 JPH0472409B2 (ja) | 1992-11-18 |
Family
ID=14936644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126496A Granted JPS62283716A (ja) | 1986-05-31 | 1986-05-31 | 容量性負荷のドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
-
1986
- 1986-05-31 JP JP61126496A patent/JPS62283716A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
| US7167041B2 (en) | 2003-01-30 | 2007-01-23 | Sandisk Corporation | Voltage buffer for capacitive loads |
| US7471139B2 (en) | 2003-01-30 | 2008-12-30 | Sandisk Corporation | Voltage buffer for capacitive loads |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472409B2 (ja) | 1992-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
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