JPS62279663A - 半導体装置 - Google Patents
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- JPS62279663A JPS62279663A JP61122430A JP12243086A JPS62279663A JP S62279663 A JPS62279663 A JP S62279663A JP 61122430 A JP61122430 A JP 61122430A JP 12243086 A JP12243086 A JP 12243086A JP S62279663 A JPS62279663 A JP S62279663A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 15
- 229920005989 resin Polymers 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 238000007789 sealing Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- CWYNVVGOOAEACU-UHFFFAOYSA-N Fe2+ Chemical compound [Fe+2] CWYNVVGOOAEACU-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000007751 thermal spraying Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
(発明の目的)
(産業上の利用分野)
本発明番、工半導体装置に係り、特に高集積度の樹脂封
止型集積回路装置に関する。
止型集積回路装置に関する。
(従来の技術)
樹脂封止型の半導体装置にあってはリードフレームを用
い、その中央のベッド上に半導体チップをマウントし、
この半導体チップ上のIKとベツド周囲に略放射状に形
成されたインナリード間を金線、アルミニ・クム線等の
ワイ\7で接続した後、樹脂封止を行うことにより製品
が完成する。
い、その中央のベッド上に半導体チップをマウントし、
この半導体チップ上のIKとベツド周囲に略放射状に形
成されたインナリード間を金線、アルミニ・クム線等の
ワイ\7で接続した後、樹脂封止を行うことにより製品
が完成する。
第8図は従来使用されている樹脂封止型半導体装置の内
部構造を示す透?11平面図、第9図はその正面から見
た断面図であって、タイバー2により外枠(図示せず)
に連結されたベッド部1上には半導体デツプ4が導電性
樹脂等で固着され、ベッド部1の周囲に略放射状に形成
されたリード3の内端部分と半導体チップ上の電極とが
アルミニウム等のボンディングワイヤ5によって接続さ
れ、さらに樹脂6による封止と樹脂6より突出した部分
の折曲げと外枠の切離しが行われた構成となっている。
部構造を示す透?11平面図、第9図はその正面から見
た断面図であって、タイバー2により外枠(図示せず)
に連結されたベッド部1上には半導体デツプ4が導電性
樹脂等で固着され、ベッド部1の周囲に略放射状に形成
されたリード3の内端部分と半導体チップ上の電極とが
アルミニウム等のボンディングワイヤ5によって接続さ
れ、さらに樹脂6による封止と樹脂6より突出した部分
の折曲げと外枠の切離しが行われた構成となっている。
ここで使用されるリードフレームは鉄系合金あるいは銅
系合金等の金属a根をプレスによる打央き加工あるいは
エツチング加工することにより得られるが、樹脂封止領
域にあるインナリードのうちベッド部に近接して配置さ
れるインナリード内端部のピッチの大ぎさはリードフレ
ーム材料の厚さに依存する。すなわち、プレスによって
打扱き可能なインナリード最小幅はほば板ルと同程度で
あり、またリードの曲がり等が発生しても隣接リード間
でショートを起さないようにするにはリード間に最低限
板厚程度の間隔が必要であるため、リードピッチは板厚
の約2倍となる。したがって板厚が0.15mの金属薄
板を用いた場合、インナリード先端部のピッチは0.3
s++となり、これに対向するベッド部の一辺の長さを
6Mとすれば、1辺あたりに配設できるリードの数は2
0となり、4辺でも80本が最大となる。
系合金等の金属a根をプレスによる打央き加工あるいは
エツチング加工することにより得られるが、樹脂封止領
域にあるインナリードのうちベッド部に近接して配置さ
れるインナリード内端部のピッチの大ぎさはリードフレ
ーム材料の厚さに依存する。すなわち、プレスによって
打扱き可能なインナリード最小幅はほば板ルと同程度で
あり、またリードの曲がり等が発生しても隣接リード間
でショートを起さないようにするにはリード間に最低限
板厚程度の間隔が必要であるため、リードピッチは板厚
の約2倍となる。したがって板厚が0.15mの金属薄
板を用いた場合、インナリード先端部のピッチは0.3
s++となり、これに対向するベッド部の一辺の長さを
6Mとすれば、1辺あたりに配設できるリードの数は2
0となり、4辺でも80本が最大となる。
高集積化されたリード数の多い半導体装置を得るには種
々の方法がある。
々の方法がある。
まずリード内端のピッチおよび幅を変えることなくリー
ド数を増加させるにはリード内端の位置を半導体チップ
中心から離せばよいが、半導体チップの大ぎさを変えな
い場合には半導体チップ上の電極とリード内端とを接続
するボンディングワイヤの長さが増加しボンディング技
術が困難となり他、特に樹脂封止時にワイヤの移動が生
じてワイヤどうじの接触、ワイヤとベッドの接触、ワイ
ヤと半導体チップのエツジとの接触を沼ぎ、信4イ(性
が低下するという問題がある。
ド数を増加させるにはリード内端の位置を半導体チップ
中心から離せばよいが、半導体チップの大ぎさを変えな
い場合には半導体チップ上の電極とリード内端とを接続
するボンディングワイヤの長さが増加しボンディング技
術が困難となり他、特に樹脂封止時にワイヤの移動が生
じてワイヤどうじの接触、ワイヤとベッドの接触、ワイ
ヤと半導体チップのエツジとの接触を沼ぎ、信4イ(性
が低下するという問題がある。
一方半導体チツブおよびベッドの大きざを拡大する場合
には半導体装置の外囲器の大きさが一定であることおよ
び1枚のウェーハから取り出せるチップの数が減少する
ことから経済性を犠牲にする。ざらにリード内端のピッ
チ」3よび幅を狭めるのは加工上の限度がある上、薄く
細いリードは曲がりやすくリードどうしの接触を111
りという問題がある。これを防止するためには、ポリイ
ミド製の細いテープをリード間に亘して固着させること
が行われるが完全ではない。
には半導体装置の外囲器の大きさが一定であることおよ
び1枚のウェーハから取り出せるチップの数が減少する
ことから経済性を犠牲にする。ざらにリード内端のピッ
チ」3よび幅を狭めるのは加工上の限度がある上、薄く
細いリードは曲がりやすくリードどうしの接触を111
りという問題がある。これを防止するためには、ポリイ
ミド製の細いテープをリード間に亘して固着させること
が行われるが完全ではない。
また、半導体チップとリードとの接続にはワイレボンデ
ィング以外にはんだバンプを使用するフリップチップ方
式を始めとしてチップキt?リア方式、ご−ムリード方
式等のワイヤレスボンディング、並びにテーブキ17リ
アを用いるTAB方式等があるが、いずれも高密度化に
限界がある。
ィング以外にはんだバンプを使用するフリップチップ方
式を始めとしてチップキt?リア方式、ご−ムリード方
式等のワイヤレスボンディング、並びにテーブキ17リ
アを用いるTAB方式等があるが、いずれも高密度化に
限界がある。
このようなワイヤ以外の接続方式の場合、半導体チップ
は一般にフェースダウンで搭載されるため、位置合わせ
すべき導体および半導体チップの電極を直接目視観察す
ることはできず、半導体チップの外形を基準に位置合せ
を行わざるを得ない。
は一般にフェースダウンで搭載されるため、位置合わせ
すべき導体および半導体チップの電極を直接目視観察す
ることはできず、半導体チップの外形を基準に位置合せ
を行わざるを得ない。
このため、特に高密度に電極が配置された半導体チップ
の場合には位置合せ不良が発生しやずく、歩留りが低下
する。また、接合後の目読検査ら不可能であるため、品
質管理が困難である。
の場合には位置合せ不良が発生しやずく、歩留りが低下
する。また、接合後の目読検査ら不可能であるため、品
質管理が困難である。
(発明が解決しようとする問題点)
このように従来の半導体装置では高密度化の限界を有し
、また位置合わせや検査等の製造上の問題を有している
。
、また位置合わせや検査等の製造上の問題を有している
。
本発明はこのような問題を解決するためなされたもので
、高密度で配設された多数のリードを有する信頼性の高
い半導体装置を提供することを目的とJ“る。
、高密度で配設された多数のリードを有する信頼性の高
い半導体装置を提供することを目的とJ“る。
(問題点を解決するための手段)
上記目的達成のため、本発明にかかる半導体装iH?
l;−J′3いては、半導体チップと、この半導体装置
ブの周囲にこれと所定間隔を置いて内端部が位置し、外
端部が外囲器外に導出された!2数のリードと、半導体
チップ上の電極に一端側がバンプを介して接合され、他
端側か前記電極に対応するリードに接続されると共に絶
縁性の透明支持基板上に配設され、リードよりも細い金
属導体より成る複数の中間リードとを備えるようにして
いる。
l;−J′3いては、半導体チップと、この半導体装置
ブの周囲にこれと所定間隔を置いて内端部が位置し、外
端部が外囲器外に導出された!2数のリードと、半導体
チップ上の電極に一端側がバンプを介して接合され、他
端側か前記電極に対応するリードに接続されると共に絶
縁性の透明支持基板上に配設され、リードよりも細い金
属導体より成る複数の中間リードとを備えるようにして
いる。
(作 用)
本発明にかかる半導体装置では半導体チップとリード間
を高精度のパターン形成が可能な中間リードによりバン
プを介して接続しているため高密度かつ高信頼性が得ら
れるとともに中間リードを透明支持基板上に形成してい
るため、半導体チップと中間リードとの位置決めを目視
で行うことができ、位置決めが容易かつ正確となる。
を高精度のパターン形成が可能な中間リードによりバン
プを介して接続しているため高密度かつ高信頼性が得ら
れるとともに中間リードを透明支持基板上に形成してい
るため、半導体チップと中間リードとの位置決めを目視
で行うことができ、位置決めが容易かつ正確となる。
(実施例)
以下、図面を参照しながら本発明にかかる半導体装置の
実施例のいくつかを詳細に説明する。
実施例のいくつかを詳細に説明する。
第1図は本発明にかかる半導体装置の概略構成を示す透
視平面図であって樹脂封止領域を想像線で描いたもの、
第2図はその中央断面を正面方向から見た断面図である
。また、第4図は、支HB板11に半導体チップ4′を
取付けた様子を示す拡大平面図、第3図はその中央断面
図である。
視平面図であって樹脂封止領域を想像線で描いたもの、
第2図はその中央断面を正面方向から見た断面図である
。また、第4図は、支HB板11に半導体チップ4′を
取付けた様子を示す拡大平面図、第3図はその中央断面
図である。
これらによればこの半導体装置においてはリード3′の
封止領域6内の内端部は従来のように半導体チップ4に
近接しておらず、また半導体チップ4′は下向き(フェ
ースダウン)にされ、半導体チップ4′の電極とこれに
対応するリード3′の内端部下面とは中間リード12に
より接続されている。この中間リード12は第4図に示
すように、透明な絶縁根性の支持基板上に放射状に形成
されており、その内端と半導体チップ4′の電極とはは
んだあるいは金のバンプ13により接続される。すなわ
ち、半導体チップ4′の電極上あるいは中間リード12
の内端部上に部分金めっき法等により20ないし50μ
TrLの厚さの突起(バンプ)13を形成しておき、対
応部分どうしを熱圧着することにより接合する。−ブノ
、中間リード12の外端部にはパッド部14が形成され
ており、これとリード3′の内端とは熱圧着、はんだ付
、レーザ溶接等あらゆる方法を用いて接合することがで
きる。
封止領域6内の内端部は従来のように半導体チップ4に
近接しておらず、また半導体チップ4′は下向き(フェ
ースダウン)にされ、半導体チップ4′の電極とこれに
対応するリード3′の内端部下面とは中間リード12に
より接続されている。この中間リード12は第4図に示
すように、透明な絶縁根性の支持基板上に放射状に形成
されており、その内端と半導体チップ4′の電極とはは
んだあるいは金のバンプ13により接続される。すなわ
ち、半導体チップ4′の電極上あるいは中間リード12
の内端部上に部分金めっき法等により20ないし50μ
TrLの厚さの突起(バンプ)13を形成しておき、対
応部分どうしを熱圧着することにより接合する。−ブノ
、中間リード12の外端部にはパッド部14が形成され
ており、これとリード3′の内端とは熱圧着、はんだ付
、レーザ溶接等あらゆる方法を用いて接合することがで
きる。
このようにして中間リード12による接続が行われた模
、全体がエポキシ樹脂等の熱硬化性樹脂による封止樹脂
6により封止され半導体装置が完成する。なお、ここで
使用するリードフレームはベッドを欠いたものである。
、全体がエポキシ樹脂等の熱硬化性樹脂による封止樹脂
6により封止され半導体装置が完成する。なお、ここで
使用するリードフレームはベッドを欠いたものである。
ここで支持基板としては少なくとも可視光の一部を透過
する透光性材料が用いられる。このようにすることによ
り支持基板の下側(@側)から半導体チップの電極と支
持基板上の中間リードとの位置合わせ状況を観察するこ
とが可能となる。
する透光性材料が用いられる。このようにすることによ
り支持基板の下側(@側)から半導体チップの電極と支
持基板上の中間リードとの位置合わせ状況を観察するこ
とが可能となる。
また、支持1mは半導体チップを支持することになるた
め、理想的な半導体の熱膨張率と等しい材質が好ましい
。熱膨張率が極端に異なると、製造工程あるいは実装環
境において温度変化が生じた場合、半導体ペレットに亀
裂、損傷を発生させる原因となるからである。半導体の
熱膨張率が20〜30X10’/℃であることを考慮す
ると、支持基板7は熱膨張率50X10−7層℃以下の
材質で形成するのが好ましい。このような観点から支持
基板の材料としては低熱膨張性透明ガラスが最適である
。またその厚さとしては0.5mm以下が望ましい。
め、理想的な半導体の熱膨張率と等しい材質が好ましい
。熱膨張率が極端に異なると、製造工程あるいは実装環
境において温度変化が生じた場合、半導体ペレットに亀
裂、損傷を発生させる原因となるからである。半導体の
熱膨張率が20〜30X10’/℃であることを考慮す
ると、支持基板7は熱膨張率50X10−7層℃以下の
材質で形成するのが好ましい。このような観点から支持
基板の材料としては低熱膨張性透明ガラスが最適である
。またその厚さとしては0.5mm以下が望ましい。
中間リード12は各種の方法で製作することが可能であ
る。例えば、支持基板上に42アl」イ等の鉄系合金、
あるいは銅系合金等リードフレームとなるべく同じ材料
の箔を接着形成しておき、これをエツチングによりパタ
ーニングづる方法、クロム、ニッケル等の金属を蒸着し
でおき、これをエツチングでバターニングする方法、あ
るいは支持基板11上に溶射等により中間リードを堆積
する方法等がある。
る。例えば、支持基板上に42アl」イ等の鉄系合金、
あるいは銅系合金等リードフレームとなるべく同じ材料
の箔を接着形成しておき、これをエツチングによりパタ
ーニングづる方法、クロム、ニッケル等の金属を蒸着し
でおき、これをエツチングでバターニングする方法、あ
るいは支持基板11上に溶射等により中間リードを堆積
する方法等がある。
この中間リード12は第3図かられかるように、上)木
の方法で形成された配線体12aの上に゛1b気抵抗を
小さくするためのめっき層12bを形成している。この
めつきI”712bは例えば下からニッケル、銅、金の
3層(16造どすることができる。
の方法で形成された配線体12aの上に゛1b気抵抗を
小さくするためのめっき層12bを形成している。この
めつきI”712bは例えば下からニッケル、銅、金の
3層(16造どすることができる。
第6図および第7図は本発明の他の実施例を示すもので
、それぞれ第2図および第5図に対応させて描いたもの
である。第2図および第5図との相違点は封止樹脂の流
れを良好にするため、支持基板11′中央の半導体チッ
プ載置位置に対応して矩形の開口部14が設けられてい
る点である。
、それぞれ第2図および第5図に対応させて描いたもの
である。第2図および第5図との相違点は封止樹脂の流
れを良好にするため、支持基板11′中央の半導体チッ
プ載置位置に対応して矩形の開口部14が設けられてい
る点である。
この実施例ではこの開口部14を通じて封止樹脂が半導
体チップ4′の裏面に良好に流れ込み、封止が完全にな
るという特徴がある。
体チップ4′の裏面に良好に流れ込み、封止が完全にな
るという特徴がある。
このように本発明では透明支持基板を用いるため半導体
チップ4′ と中間リード12とを接合する際には、支
持基板11の下側(裏側)より光学的に観察しながら半
導体チップ4の電極と中間リード12の位置決めを正確
に行うことが可能となる。同様に接合状態の検査も透明
支持基板を通して目視検査が可能となる。
チップ4′ と中間リード12とを接合する際には、支
持基板11の下側(裏側)より光学的に観察しながら半
導体チップ4の電極と中間リード12の位置決めを正確
に行うことが可能となる。同様に接合状態の検査も透明
支持基板を通して目視検査が可能となる。
中間リードのパターンは実施例に示したものばかりでな
く半導体チップ上の電極とリードの形状、幅に合わせて
自由に選ぶことができる。
く半導体チップ上の電極とリードの形状、幅に合わせて
自由に選ぶことができる。
さらに、バンプはめっき法以外にスクリーン印刷による
転写法により形成してもよく、中間り−ド側あるいは半
導体チップ側の一方だけでなく双方に形成しでもよい。
転写法により形成してもよく、中間り−ド側あるいは半
導体チップ側の一方だけでなく双方に形成しでもよい。
以上のように本発明によれば、半導体チップと一端がバ
ンプを介して接合され、他端がリードと接続されるリー
ドよりも細く絶縁性の透明支持基板上に形成された中間
リードを備えているので多数の電極を目視観察しながら
確実に接続することが可能で、作業性、信頼性の高い高
密度の半導体装置を提供することができる。
ンプを介して接合され、他端がリードと接続されるリー
ドよりも細く絶縁性の透明支持基板上に形成された中間
リードを備えているので多数の電極を目視観察しながら
確実に接続することが可能で、作業性、信頼性の高い高
密度の半導体装置を提供することができる。
第1図は本発明にかかる半導体装置の構成を示す透視平
面図、第2図はその正面から見た中央断面図、第3図は
本発明にかかる半導体装置にお(する支持基板と半導体
チップの接合状態を示す拡大断面図、第4図はその平面
図、第5図および第7図は本発明において使用する中間
リードを承す平面図、第6図は本発明の他の実施例を示
ず断面図、第8図は従来の半導体装置の構成を示J透視
平面図、第9図はその断面図である。 1.1′・・・ベッド、3.3′・・・リード、4.4
’、4”・・・半導体チップ、6・・・封止樹脂、11
・・・透明支持基板、12・・・中間リード、12a・
・・配線体層、12b・・・めっき層、13・・・バン
プ、14・・・孔部。 出願人代理人 佐 藤 −雄 も 1 区 も4 図 85 に も7 に 39 図 ち6 z 恩8 図
面図、第2図はその正面から見た中央断面図、第3図は
本発明にかかる半導体装置にお(する支持基板と半導体
チップの接合状態を示す拡大断面図、第4図はその平面
図、第5図および第7図は本発明において使用する中間
リードを承す平面図、第6図は本発明の他の実施例を示
ず断面図、第8図は従来の半導体装置の構成を示J透視
平面図、第9図はその断面図である。 1.1′・・・ベッド、3.3′・・・リード、4.4
’、4”・・・半導体チップ、6・・・封止樹脂、11
・・・透明支持基板、12・・・中間リード、12a・
・・配線体層、12b・・・めっき層、13・・・バン
プ、14・・・孔部。 出願人代理人 佐 藤 −雄 も 1 区 も4 図 85 に も7 に 39 図 ち6 z 恩8 図
Claims (1)
- 【特許請求の範囲】 1、半導体チップと、 この半導体チップの周囲にこれと所定間隔を置いて内端
部が位置し、外端部が外囲器外に導出された複数のリー
ドと、 前記半導体チップ上の電極に一端側がバンプを介して接
合され、他端側が前記電極に対応する前記リードに接続
されると共に絶縁性の透明支持基板上に配設され、前記
リードより細い金属導体より成る複数の中間リードと、 を備えた半導体装置。 2、中間リードが透明支持基板上に形成された金属層を
選択的にエッチングして形成されたものである特許請求
の範囲第1項記載の半導体装置。 3、中間リードが透明支持基板上に選択的に堆積形成さ
れた金属層より成る特許請求の範囲第1項記載の半導体
装置。 4、支持基板が可視光の少なくとも一部あるいは全部を
透過可能なガラス基板よりなる特許請求の範囲第1項記
載の半導体装置。 5、支持基板が50×10^−^1/℃以下の熱膨張率
を有するものである特許請求の範囲第1項記載の半導体
装置。 6、バンプがはんだあるいは金より成る特許請求の範囲
第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61122430A JPS62279663A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61122430A JPS62279663A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62279663A true JPS62279663A (ja) | 1987-12-04 |
Family
ID=14835646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61122430A Pending JPS62279663A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62279663A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH029158A (ja) * | 1988-06-27 | 1990-01-12 | T & K Internatl Kenkyusho:Kk | 半導体素子の樹脂封止成形方法及びこれに用いられる半導体リードフレーム |
JPH02226752A (ja) * | 1989-02-28 | 1990-09-10 | Matsushita Electric Ind Co Ltd | 電子部品の製造方法 |
EP1075025A2 (en) * | 1999-08-04 | 2001-02-07 | Hitachi, Ltd. | Electronic device and method of fabricating the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4847774A (ja) * | 1971-10-18 | 1973-07-06 | ||
JPS4895773A (ja) * | 1972-03-17 | 1973-12-07 |
-
1986
- 1986-05-28 JP JP61122430A patent/JPS62279663A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4847774A (ja) * | 1971-10-18 | 1973-07-06 | ||
JPS4895773A (ja) * | 1972-03-17 | 1973-12-07 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH029158A (ja) * | 1988-06-27 | 1990-01-12 | T & K Internatl Kenkyusho:Kk | 半導体素子の樹脂封止成形方法及びこれに用いられる半導体リードフレーム |
JPH02226752A (ja) * | 1989-02-28 | 1990-09-10 | Matsushita Electric Ind Co Ltd | 電子部品の製造方法 |
EP1075025A2 (en) * | 1999-08-04 | 2001-02-07 | Hitachi, Ltd. | Electronic device and method of fabricating the same |
EP1075025A3 (en) * | 1999-08-04 | 2003-12-17 | Hitachi, Ltd. | Electronic device and method of fabricating the same |
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