JPS62274928A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野〕 この発明は、ＰＬＬ　（フェーズ・ロックド・ループ）
回路に関するもので、たとえば、ディジタル電話交換装
置のＣ０ＤＥＣ（ニーダ／デコーダ〉に用いられるＰＬ
Ｌ回路等に利用して有効な技術に関するものである。

〔従来の技術〕

ＧＯＤＥＣについては、たとえば１９８１年６月３０日
付朝倉書店発行「集積回路応用ハンドブックｊ第５９３
頁〜６００頁により知られている。

〔発明が解決しようとする問題点〕

上記ＧＯＤＥＣに使用されるＰＩ、Ｌ回路として、本願
発明者等は、先に第３図に示すような回路を開発した。

ロウパスフィルタＬＰＦの出力信号としてｆ−１られる
制御電圧Ｖｃによってその発振周波数が制御される電圧
制御型発振回路ｖｃｏの出力信号φは、クロンクパルス
発生回路ＣＰＧに入力されるとともに分周回路Ｃ０ＵＮ
Ｔに入力され、分周クロック信号φ／ｎが形成される。

位相比較回路ＰＦＣは、この分周クロック信号φ／ｎと
基準周波数信号φ０の位相および周波数を比較し、制御
信号ｕｐあるいはｄｏｗｎを形成する。ロウパスフィル
タＬＰＦは、これらの制御信号に従って、電流源１３１
または＋５２によりキャパシタＣの充放電動作を行うこ
とによって制御電圧Ｖｃを形成する。これにより、電圧
制御型発振回路■Ｃｏの発振周波数が制御され、基準周
波数信号φ０と同期し、その周波数が上記分周比の逆数
に比例した発振周波数が得られる。クロック発生回路Ｃ
ＰＧは、上記発振周波数を受けて、ＣＯＤ　Ｅ　Ｃのア
・ノーログ／ディジタル変換や、スイノチドキャパシタ
フィルタ等の動作に用いられるクロック信号φ１等を形
成する。

このようなＩ−’　Ｌ　Ｌ　Ｉｌｌ路は、Ｃ０ＤＥＣの
待機中の期間においては非動作状態とされ、たとえば制
御電圧ｖらはＯＶとされる。通信回線が設定された後、
Ｃ０１）　Ｅ　Ｃが起動されると、上記の周波数制御動
作が開始される。このため、以上のようなＰ　Ｌ　ｉ、
、回路の周波数制御動作は、第２図に点線で示ずようシ
ニ、ｊｙｌ　ｔ３ｆｔ電圧ＶＣが制御信号ｕｐによっで
最初緩やかに上昇し２、やがて基・７周波数倍号φ０ン
こ対応する制御電圧■０に収束する。

Ｃ０ＤＥＣのアナログ／ディジタル変換回路等では、通
信信号の品質を保証するａ・要があることから、このＰ
　Ｌ　Ｌ回路の発振周波数が基準周波数信号φ０に近接
したことで、はじめて動作状態とされるため、Ｃ０ＤＥ
Ｃ全体としての立ち上がり時間が長（なってしまい、通
信網としての能率を低下させてしまう原因にもなってい
る。

この発明の目的は、引き込み時間を短縮化したＰ　Ｌ　
Ｌ回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この凹細杏の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するだめの手段〕

本願において開示される発明のうち代表的なものの楯要
をＩＷｉ単に説明すれば、下記の通りである。

すなわち、ロウパスフィルタと電圧制御型発振回路との
間に、ＰＬＬ回路の起動時に制御電圧の値をＰ　Ｌ　Ｌ
回路の位相収束時における制御電圧に近傍ずろ電圧値に
設定するための起動回路を設けるものである。

〔作　　用〕

上記手段によれば、ＰＬＬ回路の起動時、瞬間的に制御
電圧をＰＬＬ回路の位相収束時の制御電圧近傍に応じた
電圧値に立ち上げることができるため、ＰＬＬ回路の引
き込み時間を短縮化することができる。

〔実施例〕

第１図には、この発明が通用されたＰＬＬ回路の一実施
例の回路ブロック図が示されＣいる。特に＠限されない
が、同図の各ブロックを祷成する回路素子は、公知の０
ＭＯ３（相補型Ｍｌ）ｓ＞集積回路の製造技術によっ゛
ζ１１重結晶シリコンのような１個の半導体基板上にお
いて形成される。

この実Ｍｉ　例のＰＬＬ回路では、ロウパスフィルタＥ
、ＰＦのＸ１ｊｌｊ御電圧Ｖｃを形成するためのキャパ
シタＣと、起動電圧Ｖｓの入力端子との間に、ＭＯＳ　
Ｆ　Ｅ　’１’　Ｑ　３が設けられる。このＭ　ＯＳ　
Ｆ　Ｅ　ＴＱ３のゲートには、ＧＯＤＥＣの起動時に形
成される起動１４号ＶｓｅＬが供給されることで、制御
電圧ＶｃＯ値は、起動時にわいて瞬間的に起動電圧Ｖｓ
に上昇する。この起動電圧ＶｓＯ値は、たとえば第２図
に示すように、このＰＬＬ回路の位相収束時における制
御電圧Ｖｏよりやや低い電圧とされる。したがって、電
圧制御型発振回路ＶＣＯの発振周波数は短時間で基準周
波数信号φ０の近傍周波数に立ち上がることができる。

電圧制御型発振回路■ＣＯは、ロウパスフィルタＬ　Ｐ
　Ｊ”の出力信号として得られる制御電圧Ｖｃを受け、
その制御電圧Ｖｃに応じた発振周波数の出力Ｉへ号φを
形成する。電圧制御型発振回路ＶＣＯの発振周波数ば−
１特に詞１屡されないが、制御電圧Ｖｅが人力されない
場合、すなわらＰＬＴ、回路の待機中の期間においては
、バイアス電圧ｖｂに応じた自走発振周波数とされる。

制御電圧Ｖｃが上昇すると、その発振周波数は高くなり
、また制御を工Ｖｃが低くなると、その発振周波数も低
くされる。

電圧制御型発振回路■Ｃｏの出力信号φは、クロックパ
ルス発生回ＦＩＰｒＣＰＧに供給されるとともに、分周
間ｒ１３　ＣＯＵ　Ｎ　Ｔに供給される。クロンクパル
ス発生回路ＣＰＧは、電圧制御型発振回路ＶＣＯの出力
信号φを受Ｌ−Ｊ、クロック信号φ１等の複数のタロツ
ク信号を形成し、Ｃ０ＤＥＣ内の他の回路に供給する。

一方、分周回路Ｃ０ＵＮＴは、電圧制御型発振回路ＶＣ
Ｏの出力信号φを受り、その０分の−の周１伎数とされ
る分周クロック信号φ／ｎを形成する。この分周クロッ
ク信号φ／　ｎ　’ｔよ、位に目比仮回路１”　Ｆ　Ｃ
”、の一方の入力信号として供給される。

位相比較量１２＆Ｐ　ＦＣの他方の入力には、外部の装
置から供給される基準周波数信号φＯが供給される。こ
こで、この基準周波数信号ψ０は、たとえばディジモル
過話交換システムから供給される８　Ｋ　Ｈｚのような
信号であり、電圧制御型発振回路Ｖ　ＣＯの設定周波数
の出力信号φは、たとえば８　Ｋ　Ｈｚの整数倍の数−
（−Ｍ　Ｉ−１２のような高い周波数のｆ５号である。

。 位相比較回路１゛・ＦＸ５；Ｌ、これらの基準周波数信
号φ０と多）周りＩコック錦゛号φ／ｎの位相および周
波数を比・狡し、＋す御信号ｕ　ｐおよび制御信号ｄ０
ｗｎを形成する。すなわち、基準周波数信号φ０と分周
クロック信号φ／ｎの位相および周波数が一致している
場合、制御信号ｕｐおよび制御信号ｄ　ｏｗｎはともに
ロウレベルとされる。基準周波数信号φＯに対し、分周
回路Ｃ０ＵＮＴから供給される分周クロック信号φ／ｎ
の位相が遅れている場合、言い換え６と分周タロツク信
号ψ／ｎの周波数が基準周波数信号φ０の周波数よりも
低い場合、１ト１］御信号ｕｐがハイレ・１ルにされる
。逆に基準周波数信号φＯに対し、分周クロック信号φ
／１１の位相が進んでいる場合、言い換えると分周クロ
ック伯″号φ／ｎの周波数が基準周波数信号φ０の周波
数よりも高い場合、制御信号ｄ　ｏ　ｗ　ｎはハイレベ
ルにされ、制御信号ｕｐはロウレベルとさイ′１．る。

位相比較回路ＰＦ′Ｃによっ゛Ｃ形成された制御信号ｕ
ｐおよび制御ａ）１信号ｄＯ■・ｎは、ロウバス、フィ
ルり１、Ｐ　Ｆ　（７）　Ｎチャン・ネＪしＭｏ　Ｓ　
Ｆ　Ｅ−ｒＱ　１　：Ｊ３よびＱ２の５−−トにそれぞ
れ供給される。

ロウバスフィルりＬＰＦのＭ　ＯＳ　Ｆ’　Ｅ　”丁’
Ｑｌと回路の電源電圧Ｖｃｃとの間には、充電用の電流
源ＩＳＩが設けられる。また、ＭＯ３ＦＥＴＱ２と回路
の接地電位との間には、放電用の電流源Ｉｓ２が設けら
れる。ＭＯ３ＦＥＴＱＩのソースとＭＯ３ＦＥＴＱ２の
ドレインは共通接続され、キャパシタＣの一方の電極に
結合されるとともに、このロウパスフィルタＬ　Ｐ　Ｆ
の出力信号、すなわち制御電圧ＶＣとして電圧制御型発
振回路ＶＣＯに結合される。キ・ｅパシタＣの使方の電
極は一１回路の接地電位に結合される。これにより１．
キャパシタＣは、ロウパスフィルタＬ　Ｐ　Ｆから供給
される制御信号ｕｐ、およびｄθＷ　ｎに応じて、充放
電される。すなわち、分周回路Ｃ０ＵＮＴで形成される
分周クロ・、り信号φ／ｎの位相（ｒ：８波数）が基準
周波数信号φ０よりも遅れている（低い）場合、制御信
号ｕｐがハイレベルとなり、Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱｌ
がオ〉・４λ聾となる、したがって、電流源Ｉｓ１から
イバ給される充電用電流によって、キャパシタＣが充電
され、制御常圧１／　ｃが一１ニ昇して、電圧制御型発
振回路ＶＣＯの発振周波数は高くさメ７．る。

一方、分周クロック信号φ／ｎの位相（周波数）が基準
周波数信号φ０よりも進んでいる（高い）場合、制御信
号ｄｏｗｎがハイレベルとなり、ＭＯ５ＦＥＴ’Ｑ２が
オン状態となる。したがって、電流源ＩＳ２の引き抜き
電流によって、キャパシタＣは放電され、制御電圧Ｖｃ
が低くなり、電圧制御型発振回路ＶＣＯの発振周波数は
低くされる。

分周り１コック信号ψ／　１１と基準周波数信号ψ０の
位イ・１および周波数が一致すると、制御信号ｕｐおよ
び制御信号ｄ　ＯＷ　ｎはともにロウレベルとなるため
、千ヤ、・；ツタＣの充電および放電は行われず、その
制御電圧〜ｌ（５および発振周波数が維持される。

前述のよっに−７この実施例のＰＬＬ回路では、ロワバ
スフィル、りＬ　Ｐ　ＦのキャパシタＣト１１ＪＩＪＩ
Ｊ御型発振回Ｖ３　Ｖ　Ｃ＋、’）との間に、Ｍ　ＯＳ
　Ｆ’　Ｅ　Ｔ　Ｑ　３かりなる起動回路が設けられる
。Ｊなわち、ロウバス、フィルタＬ　Ｐ　Ｆの出力端子
とされるキャパシタＣの−・方の電極と、起動電圧Ｖｓ
の入力端子との間に１．ＮナヤノネルｊνｊＯ３ＦＥｉ
Ｑ３が設けられる。、のｉｉｔノＳ　ＦＥＴＱ３のケー
トには、ＰＬＬ回路の起動時にハイレベルとされる起動
信号Ｖｓｅｔが供給される。ここで、起動電圧Ｖｓは、
第２図に示されるように、ＰＬＬ回路の位相収束時にお
ける制御電圧Ｖｏの値よりやや低い電圧とされる。また
、起動信号Ｖｓｅｔは、ＰＬＬ回路の起動開始時に、ロ
ウパスフィルタＬＰＦのキャパシタＣが起動電圧Ｖｓに
立ち上がるに充分なほどの短い時間だけハイレベルとさ
れる。

ＰＬＬ回路の待機中の期間においては、前述のように、
制御電圧ＶｃはＯＶとされ、電圧制御型発車回路ｖＣＯ
はバイアス電圧ｖｂによって決まる自走周波数信号を形
成する。Ｃ０ＤＥＣが起動され、基準周波数信号φ０が
供給されるとともに、起動信号Ｖｓｅｔが一時的にハイ
レベルとされると、ＭＯ５ＦＥＴＱ３がオン状態となる
。これにより、第２図の実線に示されるように、ロウパ
スフィルタＬＰＦのキャパシタＣの電位は瞬間的に起動
電圧Ｖｓのレベルに上昇し、起動信号Ｖｓｅｔがロウレ
ベルにもどった後も、その起動電圧Ｖｓのレベルを維持
する。このため、この起動電圧Ｖｓを制御電圧Ｖｃとし
て受ける電圧制御型発振回路ＶＣＯの発振周波数は、急
峻に高くされる。起動信号ＶｓｅＬがロウレベルに戻る
と、制御電圧Ｖｃは、徐々に上昇、下降を繰り返し、何
回かのリンギングを呈した後、ＰＬＬ回路の位相収束時
の制御電圧■０に収束する。

以」二のことから、ＰＬＬ回路の所定の発振周波数に収
束するまでの時間、すなわち引き込み時間は、少なくと
も第２図の時間７１分短縮される。

これにより、このＰＬＬ回路を含むＣ０ＤＥＣの立ち上
がり時間が短縮され、通信網全体の使用効率も向上する
ことができる。

以上の本実施例に示されるように、この発明をディジタ
ル電話交換装置のＣ０ＤＥＣに用いられるＰＬＬ回路に
適用した場合、次のような効果が得られる。すなわち、 （１１Ｐ　Ｌ　Ｌ回路のロウパスフィルタと電圧制御型
発振回路との間に、ＰＬＬ回路の起動時に制御電圧の値
をＩ）　Ｌ　Ｉ−回路の位相収束時における制御電圧に
近傍する電圧値に設定するための起動回路を設置１ けることで、ＰＬＬ回路の起動時、電圧制御型発振回路
に供給される制御電圧Ｖｃを、ＰＬＬ回路の位相収束時
の周波数を発振するための制御電圧に近い値に立ち上げ
ることができるという効果が得られる。

（２）上記（１１項により、ＰＬＬ回路の発振周波数が
基準周波数信号の周波数まで立ち上がるまでの時間、す
なわちＰＬＬ回路の引き込み時間を短縮化することがで
きるという効果が得られる。

（３）上記（２）項により、ＰＬＬ回路を含むＧＯＤＥ
Ｃ全体としての立ち上がり時間を短縮化することができ
、通信網の能率を向上させることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いて、ＭＯ３ＦＥＴＱ１〜Ｑ３はＮチャンネルＭＯ５Ｆ
ＥＴで構成したが、これをＰチャンネルＭＯ５ＦＥＴで
構成するものであってもよい。また、電流源ＩＳＩおよ
びＩＳ２は、適当な手段によって、その電流値を変化で
きるようにしたものであってもよい。起動時における起
動電圧Ｖｓは、第２図のＰＬＬ回路の位相収束時におけ
る周波数に対応する制御電圧Ｖｏよりやや低い値とした
が、制御電圧Ｖｏの近傍であれば、特に制限されるもの
ではない。その他、ロウパスフィルタＬＰＦの具体的な
回路構成や、Ｐ　Ｌ　Ｌ回路のブロック構成等、種々の
実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となったディジタル電話交換装置のＣ０ＤＥ
Ｃに用いられるＰＬＬ回路に適用した場合について説明
したが、それに限定されるものではなく、たとえばディ
ジタル電話交換装置以外の各種装置で用いられるＰＬＬ
回路などにも通用できる。本発明は、少なくとも制御電
圧に従ってその発振周波数が制御される電圧制御型発振
回路とその制御電圧を形成するロウパスフィルタを有す
るＰＬＬ回路に通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＰＬＬ回路のロウパスフィルタと電圧制
御型発振回路との間に、ＰＬＬ回路の起動時に制御電圧
の値をＰＬＬ回路の位相収束時における制御電圧に近傍
する電圧値に設定するための起動回路を設けることで、
ＰＬＬ回路の起動時、その発振周波数を短時間でＰＬＬ
回路の位相収束時の周波数に近い値に立ち上げることが
でき、ＰＬＬ回路の引き込み時間を短縮することができ
るものである。

【図面の簡単な説明】

第１図は、この発明が通用されたＰＬＬ回路の一実施例
を示す回路ブロツク図、 第２図は、第１図のＰＬＬ回路における引き込み特性を
示す特性図、 第３図は、この発明に先立って本願発明者等が開発した
ＰＬＬ回路の回路ブロック図である。 ＬＰＦ・・・ロウパスフィルタ、ｖＣＯ・・・電圧制御
型発振回路、ＣＰＧ・・・クロックパルス発生回路、Ｃ
０ＵＮＴ・・・分周回路、ＰＦＣ・・・位相比較回路。 ＩＳＩ、ＩＳ２・・・電流源、Ｑ１〜Ｑ３・・・Ｎチャ
ンネルＭＯ３ＦＥＴ、Ｃ・・・キャパシタ。 第１図 第２図 一丁 第３図

Claims (1)

1. 【特許請求の範囲】 １、制御電圧に従ってその発振周波数が制御される発振
   回路と、上記発振回路の発振周波数に基づいて形成され
   る周波数信号と基準周波数信号との位相差に従った制御
   信号を形成する位相比較回路と、上記位相比較回路の制
   御信号を受け、上記制御電圧を形成するロウパスフィル
   タと、上記ロウパスフィルタを構成するキャパシタに起
   動時において所定の電圧を供給する起動回路とを具備す
   ることを特徴とするＰＬＬ回路。 ２、上記起動電圧は、このＰＬＬ回路のロック状態にお
   ける制御電圧に近傍する電圧値とされることを特徴とす
   る特許請求の範囲第１項記載のＰＬＬ回路。