JPS62270066A

JPS62270066A - デジタルデ−タ処理回路

Info

Publication number: JPS62270066A
Application number: JP11338086A
Authority: JP
Inventors: Hitoshi Takeuchi; 仁志竹内; Tetsuo Iwaki; 哲男岩木; Katsufumi Koyanagi; 小柳　克文; Taizo Sasada; 泰三笹田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-05-16
Filing date: 1986-05-16
Publication date: 1987-11-24
Also published as: JPH0581991B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野）本発明は、デジタル磁気記録再生装置に利用されるデジ
タルデータ処理回路に関し、特に複数トラックを有する
マルチトランクの固定ヘッド方式デジタルオーディオテ
ープレコーダにおける再生側のデジタル時分割処理に関
する。

（従来の技術）近時の音響機器においては、デジタル信号処理方式（Ｐ
ＣＭ方式）が導入される傾向にあり、デジタルオーディ
オテープレコーダなどのデジタル磁気記録再生装置にお
いても録音、再生を含む総合システムのデジタル化が要
望されている。

従来、この種のデジタル磁気記録再生装置の中で、デジ
タル信号を記録し、磁気テープの再生信号からデータ及
びクロックを抽出するための回路が種々提案されている
。例えば、特開昭５９−９２４１０号公報に記載されて
いるように、デジタル信号の再生波形をチャンネルビッ
トレートの３倍の周波数でサンプリングし、相隣る２つ
のサンプリング値に基いてデジタル信号が基準レベルと
交差する点からサンプル時点までの間隔を演算し、この
演算出力に基いてデジタル信号のデータを検出するため
のデータ検出信号を発生する処理回路が提案されている
。

（発明が解決しようとする問題点）しかるに、かかる従来の処理回路は、デジタル信号が基
準レベルと交差する点からサンプル時点までの間隔を算
出するために用いる演算器のハードウェアの規模がかな
り大きくなり、集積化の際に問題が生ずる。例えば、第
１図（ｂ）に示すようにこの演算器としてＲＯＭ３０を
用いて、６ビツトからなる２つのデータを入力し、演算
後５ビットのデータを出力する場合にはこのＲＯＭ３０
の素子数は２１！×・５＝２０４８０となり、非常に大
規模となる。

（問題点を解決するための手段）本発明のデジタルデータ処理回路は、テープ記録データ
を時分割処理方式によりデジタル再生を行う装置におい
て、再生信号と基準レベルとの交差点からサンプル点ま
での間隔を演算する演算器に２つのサンプル点における
データビットを処理して入力する回路であって、前記デ
ータビットのそれぞれを所定の値と比較する比較手段と
、この比較結果に基いて所定の値を越えない値までデー
タのビットをシフトさせるシフト手段を備えたものであ
る。

第１図（ａ）は、本発明に係るデジタルデータ処理回路
３１と演算器（ＲＯＭ）３２との接続を示し、入力され
るこのデータビット（６ビツト）はデジタルデータ処理
回路３１を介して、もとのデータビットよりビット数の
少ないデータビット（３ビツト）に変換されて、ＲＯＭ
３２に入力される。

（作用）再生信号と基準レベルとの交差点からサンプリング時点
までの間隔を算出する演算器には、該交差点を挟む隣り
合うサンプル点でのデータビットのビット数を比較手段
の比較結果に基いてビットをシフトして減少させたデー
タが入力される。

（実施例）以下、本発明の実施例について図面を参照して説明する
。

本例は、Ｔをチャンネルビット長として、最小磁気反転
間隔（Ｔｍ　ｉ　ｎ）　＝０．８７．最大磁気反転間隔
（Ｔｍ　ａ　ｘ）　＝３．２７の場合のＮＲＺＩ　　（
ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ　ｃｈａｎｇｅ
　ｏｎ　１）型変調について述べる。

第２図は、本発明に係るデジタルデータ処理回路を示す
ブロック構成図であり、デジタル化されて記録されたテ
ープ記録データを時分割処理して、デジタル再生を行う
デジタル磁気記録再生装置の再生側の構成を示している
。

第２図において、ｌはＡ／Ｄ変換器であり、このＡ／Ｄ
変換器１において、ヘッドから読み出された再生信号■
（増幅、波形等化されている）をにビット〔符号１ビツ
ト、データビット（ｋ−１）ビットの構成〕のデジタル
データに変換する。

この変換は例えば２の補数を用いて、再生信号の＋、−
の極性をＭ　Ｓ　Ｂ　（Ｍｏｓｔ　５１ｇｎ１ｆｉｃａ
ｎｔ　Ｂｉｔ）の“０”の“１”で表している。

Ａ／Ｄ変換変換器比力はにビ・ノドからなるにビット並
列遅延回路２に入力され、前のデータ■となる。現在の
データ■と前のデータ■は絶対値回路４．５によって、
以降の回路においてデータビットとなる絶対値に変換さ
れ、ｎビットデータ変換器６に入力される。ｎビットデ
ータ変換器６は、第３図のアルゴリズム及び第５図に示
すブロック構成図に従ってデータをｎビットに変換する
。すなわち、第５図における第１のシフト手段５１では
、現在のデータの絶対値■と前のデータの絶対値■はま
ず、比較器６１．６２で（２’−１）（ｎ：変換後のビ
ット数）と比較され、少なくともどちらかが（２’−１
）より大きければＯＲゲート６３を介してビットシフタ
ー６４を活性化して両方のデータを１ビツト右側にシフ
トする。このシフト後のデータを第２のシフト手段５２
においても再び（２”−１）°と比較して同じ操作を繰
り返し行い、この種のシフト動作を（ｋ−ｎ−１）回繰
り返して、（ｋ−１）ビットのデータである現在のデー
タの絶対値■及び前のデータの絶対値■はそれぞれｎビ
ットのデータ■、■に変換して演算器７に入力する。例
えば、第４図（ａｌ〜ｆｃ）に示すように現在のデータ
の絶対値を（０１０１１０）ｚ、前のデータの絶対値を
（０００１０１）！、変換前のビット数６、変換後のビ
ット数３とすると、現在のデータの絶対値は（２’−１
）よりも大きいため、現在のデータ及び前のデータの絶
対値とも第１のシフト手段５１によって右側に１ビツト
シフトされて、それぞれ（０１０１Ｌ）ｚ　、　（００
０１０）！となる。次に第２のシフト手段５２において
も同様に、右側に１ビツトシフトされて（０１０１）ｚ
、（０００１）ｔとなる。次のシフト手段では両方とも
（２’−１）より小さいために右側にシフトしない。よ
って、それぞれ（１０１ｈ、（００１）ｚとなる。以上
のように、変換前６ビツトのデータを３ビツトに変換す
るためには、ｋ−１＝６であるから３回の繰り返しで全
てのデータが３ビツトに変換される。

演算器７はｎビット変換後の現在及び前のデータの絶対
値■、■よりの演算を行って本例における基準レベルである零レベル
交差点からのＳｌ、１点に対する位相間隔値Ｐを算出す
る。例えば、第４図（ａ）の例では、従来の方法で位相
間隔値Ｐを算出すると、Ｎ／２＝（１１１１）ｚならば
Ｐ＝（ＯＯＱｌｌｏｈとなる。

また、現在のデータ■と前のデータ■は零データ検出回
路８、排他的論理和ゲート（以下ＥＸ−ＯＲゲートとい
う）３によって零レベル、零交差点が検出される。

算出された位相間隔値Ｐは、比較器９において加算器１
２及び１３とｍビ・ノド並列遅延回路１４によって構成
されている位相ループの出力０と比較され、この比較器
９は（Ｐ−Ｐｉ）を出力する。

比較器９の出力は、ＥＸ−ＯＲゲート３の出力が′１”
のときのみ論理積ゲート（以下ＡＮＤゲートという）１
１が開いて、係数器１０の係数Ｋ（ＯＡＫ≦１）によっ
て補正された値が加算器１２に入力される。加算器１２
の加算結果は修正位相データ０として、ｍビット並列遅
延回路１４に入力される。ｍビット並列遅延回路１４の
出力０（Ｐ、）及び入力Ｏ（Ｐｉ。１）は比較器等でク
ロック及びデータ抽出判定に用いられ、これによって再
生クロック及びデータを発生する。

よって、例えば、従来の演算器にＲＯＭ３０を使用した
場合〔第１図ｔｂ）参照〕、入力６ビツト×２、出力５
ビツトとすると、ＲＯＭの素子数２１１１Ｘ５＝２０４
８０だけ必要であるが、これを本発明を用いて人力３ビ
ツト×２にすると、ＲＯＭ３２の素子数は２ｂｘ５＝３
２０ですむことになる〔第１図（ａｌ参照〕。

なお、上記説明は１トラツク用について説明してきたが
、複数トラック（ｌトラック数とする）のときにおいて
は、例えば第２図における並列遅延回路２及び１４の遅
延回路数を１回路とすることにより対応することができ
る。

上記実施例においては、Ｔｍ　ｉ　ｎ＝０．８　Ｔ、　
Ｔｍａ　ｘ＝３．２７．ＮＲＺ　Ｉ型変調方式ニツイテ
述べたが、本発明はこれに限定されるものではなく、例
えばＮＲＺ型変調方弐にも適用できる。

（発明の効果）以上述べたように、本発明によれば、位相間隔値Ｐの算
出を行う演算器の入力ビツト数を減らすことにより、演
算器のハードウェアを縮小することができるため集積化
の際に有効である。さらに、変換するビット数を適−当
な値に設定すれば、クロック及びデータ抽出の性能の劣
化がほとんどなく、演算器のハードウェアを縮小できる
。

【図面の簡単な説明】

第１図＋８）は本発明に係るデジタルデータ処理回路と
演算器の接続を示すブロック図、第１図（ｂ）は従来の
演算器を示すブロック図、第２図は本発明の一実施例を
示す要部ブロック図、第３図はデータ変換器のアルゴリ
ズムを示す図、第４図＋ａ１．　ｆｆｉ＋。（Ｃ１はデータ変換器内の作用を説明するための図、第
５図はデータ変換器の具体的構成例を示すブロック図で
ある。１・・・Ａ／Ｄ変換器２・・・ｋビット並列遅延回路３・・・排他的論理和ゲート（ＥＸ−ＯＲゲート）４．
５・・・絶対値回路６・・・ｎビットデータ変換器７・・・演算器　　　　　８・・・零データ検出回路９
・・・比較器　　　　１ｏ・・・係数器１１・・・論理
積ゲート（ＡＮＤゲート）１２．１３・・・加算器１４・・・ｍビット並列遅延回路第７図

Claims

【特許請求の範囲】１）テープ記録データを時分割処理方式によりデジタル
再生を行う装置において、再生信号と基準レベルとの交
差点からサンプル点までの間隔を演算する演算器に２つ
のサンプル点におけるデータビットを処理して入力する
回路であって、前記データビットのそれぞれを所定の値
と比較する比較手段と、この比較結果に基いて所定の値
を越えない値までデータのビットをシフトさせるシフト
手段を備えたことを特徴とするデジタルデータ処理回路
。２）前記基準レベルは零レベルであり、前記データビッ
トは再生されたデジタルデータから符号ビットを除いた
ものである特許請求の範囲第１項記載のデジタルデータ
処理回路。