JPS62269339A

JPS62269339A - 半導体装置の製造方法

Info

Publication number: JPS62269339A
Application number: JP11256886A
Authority: JP
Inventors: Noboru Sato; 昇佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-19
Filing date: 1986-05-19
Publication date: 1987-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特に多結晶シリ
コン膜の積層構造を有する半導体装置の製造方法に関す
る。

〔従来の技術〕

従来、半導体装置では多結晶シリコン膜を少なくとも２
層以上に積層した構造を採用することがある。例えば、
上、下の各電極に多結晶シリコンを用いた静電容量素子
があり、またフローティングゲ−１・及びコントロール
ゲートに夫々多結晶シリコンを用いたＥＰＲＯＭがある
。

第３図は多結晶シリコン膜を用いて静電容量素子を構成
した例であり、ＭＯ３型半導体装置に適用した例である
。即ち、Ｐ型シリコン基板３１にＰ型ウェル３２とＮ型
ウェル３３を形成し、シリコン基板３１の主面にフィー
ルド酸化膜３７を形成して素子領域を画成している。そ
して、素子領域に形成するＭＯ３Ｉ−ランジスタのゲー
ト電極３９ａと、フィールド酸化膜３７上に形成する静
電容量素子の下側電極３９ｂとを第１の多結晶シリコン
膜で形成している。また、この下側電極３９ｂ上には誘
電体膜４１を形成し、この上に第２の多結晶シリコン膜
で上側電極４２を形成し、これで静電容量素子を構成し
ている。

なお、図において、４４．４５はソース・ドレイン領域
、４６．４７は層間絶縁膜、４９はアルミニウム配線で
ある。

〔発明が解決しようとする問題点〕

」−述した従来の半導体装置においては、静電容量素子
の絶縁耐圧を向上させるために絶縁膜（誘電体膜）４］
を、シリコン酸化膜５１とシリコン窒化膜５２とで２層
に厚く形成している。このため、単位面積当たりの静電
容量が小さくなり、必要な容量を得るためには容量素子
の形成面積が大きくなるという問題がある。

また、この場合にこの誘電体膜４１を、ＭＯＳトランジ
スタのゲート酸化膜と同時に形成する場合もあるが、こ
の場合にも誘電体膜を厚く形成すると、ＭＯＳ）ランジ
スタのゲート酸化膜も必然的に厚くなり、このトランジ
スタの動作速度が低下するという問題もある。

更に、前記シリコン窒化膜５２は、通常ＣＶＤ法により
形成しているため、膜厚の分散が大きくなり、容量の分
散が生じて安定した特性を得ることが難しいという問題
もある。

これらの問題を生じさせる原因となる、多結晶シリコン
膜上の絶縁膜の絶縁耐圧について本発明者が検討を行っ
たところ、気相成長法により形成した多結晶シリコン膜
には微細な突起が無数に存在しているため、この突起の
先端において電界が集中し易いこと、及びこの突起によ
りこの部位の実質的な絶縁膜（誘電体膜）の膜厚が局部
的に小さくなること等が理由となり、これにより本来の
絶縁耐圧よりも小さな印加電圧によって容易に絶縁膜が
破壊され、絶縁耐圧の低下を招くことが判明した。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、多結晶シリコン膜」
−の絶縁膜の絶縁耐圧の向上を図り、これにより絶縁膜
の薄型化を可能にして上記問題点の解消を図るものであ
る。

本発明の半導体装置の製造方法は、多結晶シリコン膜を
形成した後に、この多結晶シリコン膜の表面に熱酸化法
によってシリコン酸化膜を形成する」１程と、その後に
このシリコン酸化膜を除去する工程と、前記多結晶シリ
コン膜上に再度絶縁膜を形成した上に上側導電性膜を形
成する工程とを含んでいる。

〔実施例〕

次に、本発明を図面を参照して説明する。

（実施例１）第１図（ａ）〜（ｇ）は本発明の第１実施例を製造工程
順に示す図であり、ここでは静電容量素子を備えるＭＯ
Ｓ型半導体装置に適用した例を示している。

先ず、同図（ａ）のようにＰ型シリコン基板１に選択的
にＰ型ウェル２及びＮ型ウェル３を形成し、その後シリ
コン基板１の表面にシリコン酸化膜４を４００〜６００
０人の厚さに形成する。この上にＣＶＤ法によりシリコ
ン窒化膜５を１０００〜１５００人の厚さに被着し、こ
れを所要のパターンにエツチングする。

次いで、同図（ｂ）のように、選択的にイオン注入を行
ってＰ型導電層６を形成し、これに用いた図外のフォト
レジストを除去した後に前記シリコン窒化膜５をマスク
にして選択酸化を行い、シリコン基板１の主面にフィー
ルド酸化膜７を形成して素子領域を画成する。

前記シリコン窒化膜５を除去した後、同図（Ｃ）のよう
に素子領域に改めてゲート酸化膜８を４００〜６００人
に形成し、しかる上でＣＶＤ法により第１の多結晶シリ
コン膜９を６０００〜８０００人の厚さに全面に形成す
る。そして、この多結晶シリコン膜９の表面に熱酸化法
によってシリコン酸化膜１０を少なくとも３００Å以上
の厚さ、ここでは８００〜１２００人の厚さに形成する
。

次いで、同図（ｄ）のように、前記熱酸化シリコン酸化
膜１０をバソファード弗酸を用いて全面除去し、多結晶
シリコン膜９の表面を露呈させる。

この多結晶シリコン膜９には、イオン注入法によってリ
ンを導入して低抵抗化させ、その後同図＜ｅ＞のように
フォトリソグラフィ技術によってパターニングしてゲー
ト電極９ａ及び静電容量素子の下側電極９ｂを形成する
。なお、多結晶シリコン膜９へのリンのイオン注入は、
例えばドーズ量Ｉ　Ｑ”ｃｍ””、５０ＫｅＶのエネル
ギで行う。

その後、露呈されたゲート酸化膜８をエツチング除去し
、改めて同図、（ｅ）のように熱酸化法によって３００
〜４５０人のシリコン酸化膜１１を形成する。このとき
、このシリコン酸化膜１１の一部は静電容量素子におけ
る誘電体膜１１ａとして構成される。

そして、この上にＣＶＤ法によって第２の多結晶シリコ
ン膜１２を４０００〜６０００人の厚さに形成する。ま
た、この第２の多結晶シリコン膜１２にはボロンをイオ
ン注入法によって導入する。ドーズ量は５　Ｘ　１０１
５ｃ　ｍ−”、エネルギは５０ＫｅＶで行う。

しかる後に、同図（ｆ）のように第２の多結晶シリコン
膜１２を所要形状にパターニングして前記フィールド酸
化膜７上に上側電極１２ａを形成し、この上側電極１２
ａは前記下側電極９ｂ及び誘電体膜１１ａとで静電容量
素子を完成する。また、この多結晶シリコン膜１２の表
面上にはシリコン酸化膜１３を１０００人程度０厚さに
形成する。

この後、フォ１〜レジストをマスクに利用した選択イオ
ン注入法によりＰ型不純物及びＮ型不純物を夫々シリコ
ン基板１に導入し、Ｐ型導電層１４及びＮ型導電層１５
を形成する。これにより、Ｐチャネル及びＮチャネルの
各ＭｏＳトランジスタが完成される。

その後、１０〜１２モル％程度の高濃度ＰＳＧ膜を１０
０００〜１５０００人の厚さに形成して眉間絶縁膜１６
を形成し、続けてフォトリソグラフィ技術によってコン
タクトホール１７を開口する。

更に、同図（ｇ）のようにこの上に３〜６モル％程度の
低濃度ＰＳＧ膜１８を成長し、コンタクトホール１７を
再度開口した上でスパッタ法によりアルミニウム膜を１
μｍ程度形成する。この後に、アルミニウム膜をパター
ニングしかつアルミアロイを施してアルミニウム配線１
９を形成し、静電容量素子を備えるＭＯ３型半導体装置
を完成する。

このように製造された半導体装置では、特に第■の多結
晶シリコン膜９の表面に熱酸化法によってシリコン酸化
膜１０を形成し、その後にこのシリコン酸化膜１０をエ
ツチング除去する工程を備えているので、この工程によ
り第１の多結晶シリコン膜９の表面に生じる突起はシリ
コン酸化膜１０と共にエツチング除去されることになり
、第１の多結晶シリコン膜９の表面には突起が存在しな
い状態となる。したがって、静電容量素子においでは、
第１の多結晶シリコン膜９の上に改めて形成したシリコ
ン酸化膜、すなわち誘電体膜１１ａの実質的な厚さが局
部的に小さくされることはなく、しかも突起における電
界の集中が生じることもない。これにより、誘電体膜１
１ａを厚くしなくとも静電容量素子の絶縁耐圧を向上さ
せることができ、かつ一方では静電容量の増大を図るこ
とができる。

また、誘電体膜をシリコン窒化膜で構成する必要がない
ので、膜厚の均一化を図り、耐圧の分散を防止して特性
の安定（［、を図ることもできる。

（実施例２）第２図（ａ）〜（ｇ）は本発明の第２実施例を製造工程
順に示す断面図であり、ここでは２重ゲート電極構造の
ＥＰＲＯＭ素子に適用した実施例を示している。

先ず、第２図（ａ）〜（ｄ）の工程により、Ｐ型シリコ
ン基板１に、Ｐ型ウェル２．Ｎ型ウェル３、フィールド
酸化膜７及びゲート酸化膜８を形成し、更にこの上に第
１の多結晶シリコン膜９を形成する。この一連の工程は
、前記第１図（ａ）〜（ｄ）の工程と全く同じであり、
詳細な説明は省略する。

即ち、第１の多結晶シリコン膜９を形成した後に、表面
に熱酸化法によってシリコン酸化膜を形成し、その後に
このシリコン酸化膜をエツチング除去していることは上
述の通りである。そして、この第１の多結晶シリコン膜
９を形成した後に、　′同図（ｅ）のように、シート抵
抗が１５〜３０Ω／口程度になるように８５０〜９５０
℃の温度でリンを熱拡散させ、かつこれをフォトリソグ
ラフィ技術によってパターニングするごとにより、ＥＰ
ＲＯＭ素子のフローティングゲート２１として形成する
。

そして、他の素子領域における周辺回路のＭＯＳ　ｌ−
ランジスタのゲート酸化膜２２ａを３００〜４００人の
厚さに形成し、これと同時に前記フローティングゲート
２１の表面にもゲート間酸化膜２２ｂを形成する。

しかる後、ＣＶＤ法により第２の多結晶シリコン膜２３
を４０００〜６０００人の厚さに形成し、かつリン拡散
を施して前記と同じシート抵抗に設定する。

続いて、同図（ｆ）のように第２の多結晶シリコン膜２
３をパターニングして周辺ＭＯ３）ランジスタのゲート
電極２３ａ、！：ＥＰＲＯＭ素子のコントロールゲ−１
−２３ｂを形成する。また、イオン注入法によりＰ型導
電層２４及びＮ型導電層２５を形成する。この上に熱酸
化法により９００〜１０００“Ｃの温度で２００〜４０
０人のシリコン酸化膜２６を形成し、更にＣＶＤ法によ
りＢＰＳＧ膜２７を１００００〜１５０００人の厚さに
形成する。更に、フォトリソグラフィ技術によってコン
タクト孔２８を開口する。

しかる後、同図（ｇ＞のようにアルミニウム膜をパター
ニングしてアルミニウム配線２９を形成することにより
半導体装置を完成する。

この半導体装置においても、フローティングゲート２１
を構成する第１多結晶シリコン膜９を形成した後に、こ
の表面に一旦シリコン酸化膜を熱酸化法により形成し、
しかる後にこれを除去しているので、フローティングゲ
ート２１の表面における突起を除去することができる。

このため、ゲート間酸化膜２２ｂの厚さが薄くても十分
な絶縁耐圧を得ることができる。また、このゲート間酸
化膜と同時に形成する周辺ＭＯ３）ランジスタのゲート
酸化膜２２ａを薄く形成できるので、これらトランジス
タの動作速度の向上を図ることかできる。

因に、前記第１．第２実施例に示したように、多結晶シ
リコン膜の表面にシリコン酸化膜を熱酸化法によって形
成した後にこのシリコン酸化膜を除去し、この後に改め
て絶縁膜を形成した電極構造では、第４図（ａ）のよう
な絶縁耐圧特性を得ることができた。なお、同図（ｂ）
、　　（Ｃ）はいずれも第３図に示したような従来の構
造における絶縁耐圧を示しており、同じ絶縁膜の厚さで
は本発明のものに比較して絶縁耐圧が低いことが明らか
である。

ここで本発明は前記実施例に限るられるものではなく、
例えば静電容量素子においては上側電極を金属膜で形成
することも可能である。

〔発明の効果〕

以上説明したように本発明は、多結晶シリコン膜を形成
した後に、この多結晶シリコン膜の表面に熱酸化法によ
ってシリコン酸化膜を形成し、その後にこのシリコン酸
化膜を除去し、しかる上で再度絶縁膜を形成して上側導
電性膜を形成しているので、多結晶シリコン膜の表面に
発生する突起を確実に除去でき、この多結晶シリコン膜
上に形成する絶縁膜における電界集中や実質的な膜厚の
低下を防止して絶縁耐圧を向上できる。このため、絶縁
膜を静電容量素子の誘電体膜として構成した場合には、
誘電体膜の薄型化を図って素子面積を増大することなく
大きな容量を得ることができ、またシリコン窒化膜等を
不要にし、膜厚の分散を低減して特性の安定化を達成で
きる。更に、絶縁膜をトランジスタのゲート酸化膜と同
時に形成する場合にはこのゲート酸化膜の薄型化を図っ
てトランジスタ動作速度の高速化を図ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の第１実施例を製造工程
順に示す断面図、第２図（ａ）〜（ｇ）は本発明の第２
実施例を製造工程順に示す断面図、第３図は従来の製造
方法で製造した半導体装置の断面図、第４図（ａ）〜（
Ｃ）は本発明及び従来方法により製造した絶縁膜の絶縁
耐圧特性を示す図である。１・・・Ｐ型シリコン基板、２・・・Ｐ型ウェル、３・
・・Ｎ型ウェル、４・・・シリコン酸化膜、５・・・シ
リコン窒化膜、６・・・Ｐ型導電層、７・・・フィール
ド酸化膜、８・・・ゲート酸化膜、９・・・第１の多結
晶シリコン膜、９ｂ・・・下側電極、１０・・・熱酸化
シリコン酸化膜、１］・・・シリコン酸化膜、１．１　
ａ・・・誘電体膜、１２・・・第２の多結晶シリコン膜
、１２ａ・・・上側電極、１３・・・シリコン酸化膜、
１４・・・Ｐ型導電層、１５・・・Ｎ型導電層、１６・
・・高濃度ＰＳＧ、１７・・・コンタクトボール、】８
・・・低濃度ＰＳＧ、１９・・・アルミニウム配線、２
１・・・フローティングゲート、２２ａ・・・ゲート酸
化膜、２２ｂ・・・ゲート間酸化膜、２３・・・第２の
多結晶シリコン膜、２３ａ・・・ゲート電極、２３ｂ・
・・コントロールゲート、２４・・・Ｐ型導電層、２５
・・・Ｎ型導電層、２６・・・シリコン酸化膜、２７・
・・ＰＳＧ、２８・・・コンタクトホール、２９・・・
アルミニウム配線、３１・・・Ｐ型シリコン基板、３２
・・・Ｐ型ウェル、３３・・・Ｎ型ウェル、３７・・・
フィールド酸化膜、３９ａ・・・ゲート電極、３９ｂ・
・・下側電極、４１・・・誘電体膜、４２・・・上側電
極、４４・・・Ｐ型導電層、４５・・・Ｎ型導電層、４
６，４．７・・・層間絶縁膜、４９・・・アルミニウム
電極、５１・・・シリコン酸化膜、５２・・・シリコン
窒化膜。、フロ □＾凸弓　　　　　　　　　　　　　　　、Ω怪　　　　−− ■

Claims

【特許請求の範囲】

（１）少なくとも下側導電膜を多結晶シリコン膜で構成
し、この下側導電膜上に絶縁膜を介して上側導電膜を形
成した半導体装置の製造方法において、前記下側導電膜
としての多結晶シリコン膜を形成した後に、この多結晶
シリコン膜の表面に熱酸化法によってシリコン酸化膜を
形成する工程と、その後にこのシリコン酸化膜を除去す
る工程と、前記多結晶シリコン膜上に再度絶縁膜を形成
した上で上側導電性膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
（２）熱酸化シリコン酸化膜は３００Å以上の厚さに形
成してなる特許請求の範囲第１項記載の半導体装置の製
造方法。
（３）上側導電膜を第２の多結晶シリコン膜で形成する
特許請求の範囲第１項記載の半導体装置の製造方法。