JPS62268146A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62268146A JPS62268146A JP11225786A JP11225786A JPS62268146A JP S62268146 A JPS62268146 A JP S62268146A JP 11225786 A JP11225786 A JP 11225786A JP 11225786 A JP11225786 A JP 11225786A JP S62268146 A JPS62268146 A JP S62268146A
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- Japan
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- wiring pattern
- chip
- insulating film
- driving
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000000034 method Methods 0.000 abstract description 3
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- 235000012431 wafers Nutrition 0.000 description 3
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- 241001494479 Pecora Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体ウェハに多数設けられた半導体チップのボンディ
ングパッドと、該チップを駆動させるための配線パター
ンとの接続構造であって、前記チップ上の絶縁膜上に前
記チップのボンディングパッドと対応する中継用配線パ
ターンを予め設け、該中継用配線パターンを介してボン
ディングパッドと素子駆動用配線パターンとを接続する
補助配線パターンを設け、不良チップが発生した場合は
、不良チップのボンディングパ・7ドに対応する中継用
配線パターンを切断するようにして、チップと素子駆動
用配線パターンの間に於ける配線の自由度を向上させる
。
ングパッドと、該チップを駆動させるための配線パター
ンとの接続構造であって、前記チップ上の絶縁膜上に前
記チップのボンディングパッドと対応する中継用配線パ
ターンを予め設け、該中継用配線パターンを介してボン
ディングパッドと素子駆動用配線パターンとを接続する
補助配線パターンを設け、不良チップが発生した場合は
、不良チップのボンディングパ・7ドに対応する中継用
配線パターンを切断するようにして、チップと素子駆動
用配線パターンの間に於ける配線の自由度を向上させる
。
本発明は半導体装置に係り、特に半導体チップのボンデ
ィングパッドと、チップ内の半導体装置を駆動させる半
導体素子駆動用配線パターンとの接続構造に関する。
ィングパッドと、チップ内の半導体装置を駆動させる半
導体素子駆動用配線パターンとの接続構造に関する。
rc等の半導体装置は、益々高密度に集積化して製造す
ることが要求されており、それに従って半導体ウェハに
形成され、素子が形成されている半導体チップに於ける
ボンディングパッドと、該素子を駆動させるための配線
パターンとの接続が複雑になっている。
ることが要求されており、それに従って半導体ウェハに
形成され、素子が形成されている半導体チップに於ける
ボンディングパッドと、該素子を駆動させるための配線
パターンとの接続が複雑になっている。
第3図は従来の半導体装置の平面図で、第4図は第3図
のIV−IV ’線に沿って切断した断面図である。
のIV−IV ’線に沿って切断した断面図である。
第3図および第4図に示すように、例えばシリコン(S
i)のような半導体ウェハ1には、ダイオード、トラン
ジスタ等の半導体素子を多数設けて、電子回路を形成し
た半導体チップ2A、2B、2C・・・・・・が多数設
けられている。
i)のような半導体ウェハ1には、ダイオード、トラン
ジスタ等の半導体素子を多数設けて、電子回路を形成し
た半導体チップ2A、2B、2C・・・・・・が多数設
けられている。
そしてこの半導体チップ2の周辺部には、多数のボンデ
ィングパッド3が規則的に配設され、このボンディング
パッド3と、該チップ2A内に設けられた半導体素子を
駆aJさせ、かつチップ2Aを被覆している絶縁膜4^
、4B上に形成されている素子駆動用配線パターン5A
が、!1!!縁114A上に形成された補助配線パター
ン6と絶縁膜4A、4Bに形成されている開口部を介し
て接続されている。
ィングパッド3が規則的に配設され、このボンディング
パッド3と、該チップ2A内に設けられた半導体素子を
駆aJさせ、かつチップ2Aを被覆している絶縁膜4^
、4B上に形成されている素子駆動用配線パターン5A
が、!1!!縁114A上に形成された補助配線パター
ン6と絶縁膜4A、4Bに形成されている開口部を介し
て接続されている。
ところで、従来このような半導体チップの内、例えばチ
ップ2Bが不良であることが検査の結果、判明すると、
チップ2八とチップ2Bの中間の箇所、即ち点線Aで示
す箇所と、とチップ2Bとチップ2Cの中間の箇所、叩
ち点線Bで示す箇所に於いて素子駆動用配線パターン5
A、5B、5Cを切断するようにしていた。
ップ2Bが不良であることが検査の結果、判明すると、
チップ2八とチップ2Bの中間の箇所、即ち点線Aで示
す箇所と、とチップ2Bとチップ2Cの中間の箇所、叩
ち点線Bで示す箇所に於いて素子駆動用配線パターン5
A、5B、5Cを切断するようにしていた。
ところで、このようにするとチップ2Aとチップ2Cと
を配線接続する必要が生じても不可能となり、そのため
、配線接続する際の自由度が大幅に減少する問題がある
。
を配線接続する必要が生じても不可能となり、そのため
、配線接続する際の自由度が大幅に減少する問題がある
。
本発明は上記した問題点を解決し、素子駆動用配線パタ
ーンを途中で切断しな(とも、不良チップのみ、素子駆
り1用配線バクーンより非接続の状態になるようにして
、チップの配線の自由度が向上するようにした半導体装
置の提供を目的とする。
ーンを途中で切断しな(とも、不良チップのみ、素子駆
り1用配線バクーンより非接続の状態になるようにして
、チップの配線の自由度が向上するようにした半導体装
置の提供を目的とする。
〔問題点を解決するための手段]
本発明の半導体装置はチップ上に設けた絶縁膜上に前記
チップのバ・7ドに対応して中継用配線パターンを、前
記素子駆動用配線パターンと同一面上となるように予め
設け、前記絶縁膜上に形成された素子駆動用配線パター
ンと、補助配線パターンが、前記絶縁膜上に形成された
中継用配線パターンを介して接続されるような構造とす
る。
チップのバ・7ドに対応して中継用配線パターンを、前
記素子駆動用配線パターンと同一面上となるように予め
設け、前記絶縁膜上に形成された素子駆動用配線パター
ンと、補助配線パターンが、前記絶縁膜上に形成された
中継用配線パターンを介して接続されるような構造とす
る。
本発明の半導体装置は、絶縁膜上に設けられ、素子駆動
用配線パターンに対して、同一の面上に存在するように
絶縁膜上に中継用配線パターンを予め設g、この中継用
配線パターンを介して、チップのボンディングパッドか
ら導出される補助配線パターンと、半導体素子駆動用配
線パターンと接続する補助配線パターンとを接続する。
用配線パターンに対して、同一の面上に存在するように
絶縁膜上に中継用配線パターンを予め設g、この中継用
配線パターンを介して、チップのボンディングパッドか
ら導出される補助配線パターンと、半導体素子駆動用配
線パターンと接続する補助配線パターンとを接続する。
そして不良チップが発生した場合には、このチップのボ
ンデイングパノドに対応する中継用配線パターンを切断
して、不良チップのみ半導体素子駆動用配線パターンよ
り非接続の状態になるようにすると共に、不良チップを
除いた良品チップ間は、素子駆動用配線パターンを介し
て接続されるようにし、チ・ノブ間の配線の自由度を向
上させるようにして形成される半導体装置の設計を容易
にする。
ンデイングパノドに対応する中継用配線パターンを切断
して、不良チップのみ半導体素子駆動用配線パターンよ
り非接続の状態になるようにすると共に、不良チップを
除いた良品チップ間は、素子駆動用配線パターンを介し
て接続されるようにし、チ・ノブ間の配線の自由度を向
上させるようにして形成される半導体装置の設計を容易
にする。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
第1図は本発明の半導体装置の配線構造を示す平面図で
、第2図は第1図のn−n’線に沿って切断した断面図
である。
、第2図は第1図のn−n’線に沿って切断した断面図
である。
図示するようにSiウェハ上に形成された半導体チップ
IL1. 11B、 11Cの周辺部には、アルミラム
(〜)等の金属を蒸着後、所定のパターンにホトリソグ
ラフィ法等を用いて形成されたボンディングパッド12
が形成され、このチップ11の表面を被覆するようにS
iO2膜等の絶縁膜13Aが形成されている。
IL1. 11B、 11Cの周辺部には、アルミラム
(〜)等の金属を蒸着後、所定のパターンにホトリソグ
ラフィ法等を用いて形成されたボンディングパッド12
が形成され、このチップ11の表面を被覆するようにS
iO2膜等の絶縁膜13Aが形成されている。
この絶縁NM13Aのボンディングパッド12上は開口
され、更にこの開口部を介してボンディングパッド12
と接続されるような補助配線パターン14Aと14Bと
が絶縁膜13A上に形成されている。
され、更にこの開口部を介してボンディングパッド12
と接続されるような補助配線パターン14Aと14Bと
が絶縁膜13A上に形成されている。
更に絶縁膜13A上に絶縁膜13Bが積層形成された後
、後の工程で形成する中継用配線パターン15A。
、後の工程で形成する中継用配線パターン15A。
158、15Cや、素子駆動用配線パターン16A、
16B、 16Cとの接続箇所が窓開きされている。
16B、 16Cとの接続箇所が窓開きされている。
更に該絶縁膜13Bに中継用配線パターン15八 と、
素子駆動用配線パターン164.16B、16Cが、絶
縁膜13B上に〜金属を蒸着後、ホトリソグラフィ法、
ドライエツチング法等を用いて線条のパターンに形成さ
れている。
素子駆動用配線パターン164.16B、16Cが、絶
縁膜13B上に〜金属を蒸着後、ホトリソグラフィ法、
ドライエツチング法等を用いて線条のパターンに形成さ
れている。
このようにして半導体チップ11Bのボンディングパッ
ド12と素子駆動用配線パターン16八 とが、中継用
配線パターン154を介して、補助配線パターン14八
と、14Bを用いて接続されている。
ド12と素子駆動用配線パターン16八 とが、中継用
配線パターン154を介して、補助配線パターン14八
と、14Bを用いて接続されている。
このような半導体装置に於いて、検査の結果、若し半導
体チップ11Bが不良であると判明された時には、中継
用配線パターン15A、 15B、 15Cのいずれか
の中央部を、レーザ光等を用いて焼き切ることで、この
チップ11Bは配線パターン16A、 16B、 16
Cの何れかに対して非接続の状態となるため、チップ1
1Bに形成された半導体素子は動作しなくなる。
体チップ11Bが不良であると判明された時には、中継
用配線パターン15A、 15B、 15Cのいずれか
の中央部を、レーザ光等を用いて焼き切ることで、この
チップ11Bは配線パターン16A、 16B、 16
Cの何れかに対して非接続の状態となるため、チップ1
1Bに形成された半導体素子は動作しなくなる。
このようにすれば、このチップ118を挟むようにして
紙面の上下方向に隣接する他のチップ11A。
紙面の上下方向に隣接する他のチップ11A。
11Cがあった場合でも、中継配線パターン1県の中央
部が切断されているのみであるので、この上下のチップ
11A、11Cの配線パターン16へ、 16B、 1
6Cに接続される状態は妨げられず、上下のチップ11
A。
部が切断されているのみであるので、この上下のチップ
11A、11Cの配線パターン16へ、 16B、 1
6Cに接続される状態は妨げられず、上下のチップ11
A。
11C間の接続に支障をきたすことがないため、チップ
間の配線の自由度が向上する。
間の配線の自由度が向上する。
以上述べたように本発明の半導体装置によれば、素子駆
動用配線パターンとチップのボンディングパッドに対応
する中継用配線パターンが、同一面上にあるため、チッ
プが不良と判定された時には、チップのボンディングパ
ッドに対応する中継用配線パターンを切断するのみで、
不良チップを、他の良品チップ間の配線を妨げない状態
で、素子駆動用配線パターンと切り離すことが出来るた
め、チップ間を接続する配線の自由度が向上し、半導体
装置の設計が容易になる効果がある。
動用配線パターンとチップのボンディングパッドに対応
する中継用配線パターンが、同一面上にあるため、チッ
プが不良と判定された時には、チップのボンディングパ
ッドに対応する中継用配線パターンを切断するのみで、
不良チップを、他の良品チップ間の配線を妨げない状態
で、素子駆動用配線パターンと切り離すことが出来るた
め、チップ間を接続する配線の自由度が向上し、半導体
装置の設計が容易になる効果がある。
第1図は本発明の半導体装置の配線構造を示す平面図、
第2図は第1図の■−■“線に沿った断面図、第3図は
従来の半導体装置の配線構造を示す平面図、 第4図は第3図のIV−IV ’線に沿った断面図であ
る。 図に於いて、 11A、 11B、 11Cは半場体千ノブ、12はボ
ンディングパッド、13A、13Bは絶縁膜、14A、
14Bは補助配線パターン、15A、 15B、 15
Cは中継用配線パターン、16A、 16B、 16C
は素子駆動用配線パターンを示す。 888評導4羊5イ「の西とJ芋λ箕よ距9ネT平ii
刀第1図 才[図4トI′課1:31汗酢面口 第2図 従上qtlj駒t1をオTモ全回 第3図
従来の半導体装置の配線構造を示す平面図、 第4図は第3図のIV−IV ’線に沿った断面図であ
る。 図に於いて、 11A、 11B、 11Cは半場体千ノブ、12はボ
ンディングパッド、13A、13Bは絶縁膜、14A、
14Bは補助配線パターン、15A、 15B、 15
Cは中継用配線パターン、16A、 16B、 16C
は素子駆動用配線パターンを示す。 888評導4羊5イ「の西とJ芋λ箕よ距9ネT平ii
刀第1図 才[図4トI′課1:31汗酢面口 第2図 従上qtlj駒t1をオTモ全回 第3図
Claims (1)
- 半導体ウェハに複数個設けられた半導体チップの(11
A、11B、11C)ボンディングパッド(12)と、
該チップ(11A、11B、11C)を被覆する絶縁膜
(13A、13B)上に設けられ、かつ前記チップ(1
1A、11B、11C)内の半導体素子を駆動させる半
導体素子駆動用配線パターン(16A、16B、16C
)とが、補助配線パターン(14A、14B)を介して
接続されて成る構成に於いて、前記絶縁膜(13A、1
3B)上に、前記チップ(11A、11B11C)のボ
ンディングパッド(12)に対応して中継用配線パター
ン(15A、15B、15C)を予め設け、前記絶縁膜
(13A、13B)上に形成された半導体素子駆動用配
線パターン(16A、16B、16C)と、前記補助配
線パターン(14A、14B)が、前記絶縁膜(13A
、13B)上に形成された中継用配線パターン(15A
、15B、15C)を介して接続されて成ることを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11225786A JPS62268146A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11225786A JPS62268146A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62268146A true JPS62268146A (ja) | 1987-11-20 |
Family
ID=14582176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11225786A Pending JPS62268146A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62268146A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231304A (en) * | 1989-07-27 | 1993-07-27 | Grumman Aerospace Corporation | Framed chip hybrid stacked layer assembly |
-
1986
- 1986-05-15 JP JP11225786A patent/JPS62268146A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231304A (en) * | 1989-07-27 | 1993-07-27 | Grumman Aerospace Corporation | Framed chip hybrid stacked layer assembly |
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